-
公开(公告)号：KR1020140128573A
公开(公告)日：2014-11-06
申请号：KR1020130047103
申请日：2013-04-29
Applicant: 한국과학기술원
IPC: H03M1/66
CPC classification number: H03M1/66 , H03M7/165 , H03M2201/6107 , H03M2201/6372
Abstract: 디지털 아날로그 컨버터의 정적 선형성 향상을 위한 분할 계층적 대칭 스위칭 기법 및 그를 위한 장치에 관한 것이다. 더욱 상세하게는, 시스템 에러의 대칭성을 이용하여 스위칭 순서를 제어하여 시스템 에러의 크기를 줄일 수 있는 디지털 아날로그 컨버터의 정적 선형성 향상을 위한 분할 계층적 대칭 스위칭 기법 및 그를 위한 장치에 관한 것이다.
Abstract translation: 本发明涉及用于静态线性改进的数字模拟转换器的分离式分层对称切换方案及其装置。 更具体地，本发明涉及用于静态线性改进的数字模拟转换器的分离式分层对称切换方案，其通过使用系统误差的对称性并减小系统误差的大小来控制切换顺序及其装置。
-
公开(公告)号：KR1020120046619A
公开(公告)日：2012-05-10
申请号：KR1020100108365
申请日：2010-11-02
IPC: H03M1/12
Abstract: PURPOSE: An analog to digital converter is provided to prevent the consumption of a static current generated due to a bias current source of a comparator by using a latch instead of the comparator. CONSTITUTION: A first latch line(110) includes a plurality of latches(1101-110n). The latch changes the difference of a reference voltage and an analog input voltage, corresponding to an analog input signal, into a digital level. A reference voltage generation unit(120) inputs a reference voltage into an input terminal of the latch. A second latch line(130) includes a plurality of latches(1301-130n). A reference clock generating unit(140) respectively supplies a reference clock to the first latch line and the second latch line. A digital processing unit(150) outputs a final digital signal by encoding a differential output signal pair of the latch in the second latch line.
Abstract translation: 目的：提供模数转换器，以通过使用锁存器而不是比较器来消除由比较器的偏置电流源产生的静态电流。 构成：第一锁存线（110）包括多个闩锁（1101-110n）。 锁存器将对应于模拟输入信号的参考电压和模拟输入电压的差值改变为数字电平。 参考电压产生单元（120）将参考电压输入到锁存器的输入端。 第二锁存线（130）包括多个锁存器（1301-130n）。 参考时钟产生单元（140）分别将参考时钟提供给第一锁存线和第二锁存线。 数字处理单元（150）通过对第二锁存线中的锁存器的差分输出信号对进行编码来输出最终的数字信号。
-
公开(公告)号：KR1020150123353A
公开(公告)日：2015-11-04
申请号：KR1020140049077
申请日：2014-04-24
Applicant: 한국과학기술원
IPC: H03M1/66
CPC classification number: H03M1/66 , H03M3/02 , H03M2201/615 , H03M2201/639
Abstract: 본실시예는, 디지털아날로그변환기에포함된각 셀에서발생하는차동출력의합이제로가되도록하는제로출력단계에서각 셀에서입력되는제로디지털데이터를무작위로결정하여클럭신호에따라디지털아날로그변환기의출력으로출력시키고, 출력제어스위치를이용하여디지털아날로그변환기에서발생하는차동출력을클럭신호에따라제로로출력시킴으로써디지털입력신호를아날로그신호로변환하는과정에있어서발생하는왜곡및 노이즈를효과적으로감쇄시킬수 있는영 복귀방식을이용한디지털아날로그변환기및 그방법을제공한다.
Abstract translation: 本发明提供一种通过使用归零技术将数字转换为模拟的装置和方法。 根据本发明的一个实施例，在零输出步骤中随机确定在每个单元中输入的零数字数据，其中在数字到模拟转换装置中包括的每个单元中产生的差分输出之和变为零并由 根据时钟信号将模拟转换为数字的装置的输出。 此外，输出控制开关用于根据时钟信号输出在数字到模拟转换装置中产生的差分输出为零，从而有效地衰减在将数字输入信号转换为模拟信号的处理期间产生的失真和噪声 。
-
公开(公告)号：KR101199574B1
公开(公告)日：2012-11-12
申请号：KR1020100108365
申请日：2010-11-02
IPC: H03M1/12
Abstract: 아날로그 디지털 변환기는 첫 번째 단에 해당하는 제1 래치열, 두 번째 단에 해당하는 제2 래치열 및 제2 래치열의 출력 신호를 인코딩하여 디지털 신호를 생성하는 디지털 처리부를 포함한다. 이때, 제1 래치열은 아날로그 입력 신호와 기준 전압을 입력받아 제1 클록 신호에 동기하여 동작하는 복수의 제1 래치를 포함하고, 제2 래치열은 복수의 제1 래치의 출력 신호를 각각 입력받아 제1 기준 클록을 지연시킨 제2 클록 신호에 동기하여 동작하는 복수의 제2 래치와 인터폴레이션 기법으로 복수의 제1 래치 중 이웃하는 두 래치의 출력 신호를 입력받아 제2 클록 신호에 동기하여 동작하는 복수의 제3 래치를 포함한다.
-
-
-
Search Results
4
records
(took 0.018 seconds)
