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1.发明专利
公开(公告)号：KR20210027220A
公开(公告)日：2021-03-10
申请号：KR1020200111756A
申请日：2020-09-02
CPC classification number: A61B5/6821 , A61B3/10 , A61B5/398 , G02C7/04 , A61B2562/12 , A61B2562/16
Abstract: 본 발명은 망막 전위도 검사용 광원 일체형 콘택트렌즈로서, 광원; 상기 광원으로부터의 빛을 산란하는 산란 물질; 및 상기 광원으로부터의 자극에 의한 망막 전위도 변화를 측정하기 위한 전극;을 포함하는 망막전위도 검사용 광원 일체형 콘택트렌즈 및 그 제조 방법에 관한 것이다.
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公开(公告)号：WO2021045509A1
公开(公告)日：2021-03-11
申请号：PCT/KR2020/011793
申请日：2020-09-02
Abstract: 본 명세서는 망막 전위도 검사용 광원 일체형 콘택트렌즈로서, 광원; 상기 광원으로부터의 빛을 산란하는 산란 물질; 및 상기 광원으로부터의 자극에 의한 망막 전위도 변화를 측정하기 위한 전극;을 포함하는 망막전위도 검사용 광원 일체형 콘택트렌즈 및 그 제조 방법에 관한 것이다.
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3.发明授权멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법 有权多核处理器，包括其的多核系统和电子设备以及在多核处理器中共享高速缓存的方法
公开(公告)号：KR101356541B1
公开(公告)日：2014-01-29
申请号：KR1020120002394
申请日：2012-01-09
Applicant: 한국과학기술원
Abstract: 멀티 코어 프로세서는 하나의 명령어 캐시(cache) 및 복수의 코어들을 포함한다. 하나의 명령어 캐시는 명령어(instruction)를 저장한다. 복수의 코어들은 하나의 명령어 캐시를 공유한다. 복수의 코어들 각각은 명령어 캐시로부터 연속되는 주소들에 상응하는 복수의 명령어들을 동시에 수신하여 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행한다. 멀티 코어 프로세서는 사이즈를 줄일 수 있고 동작 속도를 증가시킬 수 있다.
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公开(公告)号：KR101268363B1
公开(公告)日：2013-05-28
申请号：KR1020120003461
申请日：2012-01-11
Applicant: 한국과학기술원
Abstract: PURPOSE: An embedded processor and a system including the same are provided to let a register file of a core unit include a Hamming encoder and a Hamming decoder, thereby improving error resilience. CONSTITUTION: A first memory shell module(350) is provided from an instruction memory. The first memory shell module performs error correction of a first parity data and a first data of multiple bits. A core unit(300) includes a register file for storing instructions from the first data. A second memory shell module(360) performs error correction of a second parity data and a second data of multiple bits. The second parity data is provided from a data memory.
Abstract translation: 目的：提供一种嵌入式处理器及其系统，使核心单元的寄存器文件包括汉明编码器和汉明解码器，从而提高了错误恢复能力。 构成：从指令存储器提供第一存储器壳模块（350）。 第一存储器壳模块执行第一奇偶校验数据和多位的第一数据的纠错。 核心单元（300）包括用于存储来自第一数据的指令的寄存器文件。 第二存储器壳模块（360）执行第二奇偶校验数据和多位的第二数据的纠错。 从数据存储器提供第二奇偶校验数据。
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公开(公告)号：KR1020080101318A
公开(公告)日：2008-11-21
申请号：KR1020070047921
申请日：2007-05-17
Applicant: 한국과학기술원
Abstract: A non-blocking master performing the transaction which write or read out data, a bus arbiter, a bus system and a bus arbitration method are provided to increase an amount of bus transmission and the data process speed of the system about performing a next transaction even though the current transaction is interrupted. A core performs a transaction for writing data by transmitting data signal to a slave or a transaction for reading out data by receiving data signal from the slave and performs the transaction reading out data(511,521). A bus control(512) requests for an approval of the bus occupation about a first transaction in a bus arbiter(710). A bus control receives the approval of the bus occupation about the first transaction from a bus arbiter. A bus control receives the approval of the bus occupation about a second transaction from a bus arbiter.
Abstract translation: 提供执行写入或读出数据的事务的非阻塞主机，总线仲裁器，总线系统和总线仲裁方法，以增加总线传输量和系统关于执行下一个事务的数据处理速度 虽然当前交易中断。 通过从从机发送数据信号到从机或交易以读出数据，核心执行写入数据的事务，并执行事务读出数据（511,521）。 总线控制（512）请求批准总线仲裁器中的第一个事务的总线占用（710）。 公共汽车控制台从总线仲裁员那里得到公共汽车占用首次交易的批准。 总线控制器从总线仲裁器接收关于第二次交易的总线占用的批准。
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Patent Agency Ranking
公开(公告)号：KR101356108B1
公开(公告)日：2014-01-29
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
Abstract: 차량용 실시간 이더넷 네트워크는 각각이 스위치와 적어도 두 개의 전자 제어부(electronic control unit; ECU)들을 구비하는 복수의 로컬 네트워크들; 및 상기 로컬 네트워크로부터의 전역 패킷을 중계하는 스마트 이더넷 스위치를 포함하되, 상기 스마트 이더넷 스위치는 상기 복수의 로컬 네트워크들로부터의 전역 패킷들을 저장하는 프레임 버퍼를 포함하고, 상기 전역 패킷들이 모두 전송된 후에 하나의 통신 주기가 완료되었음을 알리는 사이클 경계 패킷을 상기 복수의 로컬 네트워크들 모두에게 전송한다.
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公开(公告)号：KR1020130093811A
公开(公告)日：2013-08-23
申请号：KR1020120003469
申请日：2012-01-11
Applicant: 한국과학기술원
CPC classification number: H04L12/40071 , H04L49/351 , H04L2012/40273
Abstract: PURPOSE: A real time Ethernet network for vehicle and a vehicle thereof are provided to manage all electronic control units of the inside of the vehicle at high speed in real time through Ethernet by adopting a smart Ethernet switch. CONSTITUTION: Each of multiple local networks (210,220,230,240) is equipped with at least two electronic control units (ECUs) with a switch. A smart Ethernet switch (100) relays an entire region packet from each of the local networks. The smart Ethernet switch includes a frame buffer which stores entire region packets from the multiple local networks. The smart Ethernet switch transmits a cycle boundary packet which informs that one communication cycle is completed after the entire region packets are all transmitted.
Abstract translation: 目的：提供车辆及其车辆的实时以太网网络，通过采用智能以太网交换机，通过以太网实时高速管理车辆内部的所有电子控制单元。 构成：多个本地网络（210,220,230,240）中的每一个都配备有至少两个带开关的电子控制单元（ECU）。 智能以太网交换机（100）中继来自每个本地网络的整个区域分组。 智能以太网交换机包括存储来自多个本地网络的整个区域分组的帧缓冲器。 智能以太网交换机发送周期边界分组，通知在整个区域分组全部传输之后，一个通信周期完成。
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公开(公告)号：KR100873010B1
公开(公告)日：2008-12-09
申请号：KR1020070047921
申请日：2007-05-17
Applicant: 한국과학기술원
Abstract: 슬레이브에서 예외 상황이 발생하더라도 트랜잭션을 수행할 수 있는 논블록킹 마스터(non-blocking master), 버스 중재장치, 버스 시스템, 및 버스 중재 방법이 개시된다. 논블록킹 마스터는 코어 및 버스 제어부를 포함한다. 코어는 데이터를 기입 또는 독출하는 트랜잭션을 수행하고, 버스 제어부는 버스 중재장치에 버스 점유의 승인을 요청한다. 논블록킹 마스터는 제 1 트랜잭션을 수행하는 도중 슬레이브에서 예외 상황이 발생한 경우 제 1 트랜잭션을 중단하고 제 2 트랜잭션을 수행할 수 있다. 따라서, 논블록킹 마스터, 버스 중재장치, 버스 시스템, 및 버스 중재 방법은 슬레이브에서 예외 상황이 발생하더라도 데이터를 기입 또는 독출하는 트랜잭션을 수행할 수 있다.
논블록킹 마스터(non-blocking master), 버스 시스템-
9.发明公开멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법 有权多核处理器，包括其的多核系统和电子设备以及在多核处理器中共享高速缓存的方法
公开(公告)号：KR1020130081425A
公开(公告)日：2013-07-17
申请号：KR1020120002394
申请日：2012-01-09
Applicant: 한국과학기술원
CPC classification number: G06F9/4812 , G06F9/3887 , G06F9/544 , G06F12/0806
Abstract: PURPOSE: A multi-core process, a multi-core system, an electronic device, and a cache sharing method of the multi-core process are provided to operate cores by sharing a command cache and effectively relay the collision of command request signals between the cores, thereby reducing the whole size and increasing an operation speed. CONSTITUTION: A command cache (200) stores commands. Cores (100-1~100-n) share the command cache. The cores successively perform the operations corresponding to the commands by receiving the commands corresponding to continuous addresses from the command cache. The cores include buffers (110-1~110-n) which execute the commands which are received from the command cache. The cores successively perform the operations corresponding to the commands stored in the buffers.
Abstract translation: 目的：提供多核处理，多核系统，电子设备和多核处理的高速缓存共享方法，通过共享命令高速缓存来有效地中继命令请求信号的冲突， 芯，从而减小整体尺寸并增加操作速度。 构成：命令缓存（200）存储命令。 内核（100-1〜100-n）共享命令缓存。 核心通过从命令高速缓存接收与连续地址相对应的命令来连续执行与命令相对应的操作。 核心包括执行从命令高速缓存接收的命令的缓冲器（110-1〜110-n）。 核心连续执行与存储在缓冲器中的命令相对应的操作。
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公开(公告)号：KR101266128B1
公开(公告)日：2013-05-27
申请号：KR1020120003660
申请日：2012-01-12
Applicant: 한국과학기술원
Abstract: PURPOSE: A system-on-chip, a microcontroller, an electronic device including the same and a method of communicating in the system-on-chip are provided to increase communication speed between a master IP and a slaver IP through an address channel and a micro data channel. CONSTITUTION: A master IP(100) has an arbitrary function of giving a read command and a write command. A slave IP(200) has an arbitrary function of performing reading and writing operations according to the read and write commands from the master IP. The master IP and the slave IP communicates with each other through an address channel(ADDR_CH) and a data channel(WRITE_CH, READ_CH). The data channel includes multiple micro data channels. The master IP provides a command signal(CMD) to the slave IP. The slave IP receives the command signal from the master IP through the address channel.
Abstract translation: 目的：提供片上系统，微控制器，包括其的电子设备和在片上系统中进行通信的方法，以通过地址信道和主机IP提供主IP和从业者IP之间的通信速度 微数据通道。 构成：主IP（100）具有给出读命令和写命令的任意功能。 从属IP（200）具有根据来自主IP的读取和写入命令执行读取和写入操作的任意功能。 主IP和从属IP通过地址信道（ADDR_CH）和数据信道（WRITE_CH，READ_CH）相互通信。 数据通道包括多个微数据通道。 主IP为从属IP提供命令信号（CMD）。 从IP通过地址通道从主IP接收命令信号。
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