公开(公告)号：KR1020000065949A

公开(公告)日：2000-11-15

申请号：KR1019990012742

申请日：1999-04-12

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연

IPC: H01L21/334

Abstract: PURPOSE: A method for manufacturing a microscopic channel device is provided to improve a mobility of a carrier and to minimize a variation of a threshold voltage, by using a side surface gate having a different work function than a main gate so that a channel under the side surface channel functions as a thin source/drain region and increases a doping of a channel region. CONSTITUTION: A p+ polycrystalline silicon inner gate(505) is defined by using a microscopic patterning technology on a p- substrate(501,503). After an oxidation layer is formed on the resultant structure, a n+ polycrystalline silicon side surface gate(507) is formed by intervening the inner gate and oxidation layer. P¬0 halo ions are injected into both side surfaces of the side surface gate, and source/drain n+ ions are injected.

Abstract translation: 目的：提供一种用于制造微通道器件的方法，以通过使用具有与主栅极不同的功函数的侧表面栅极来改善载流子的迁移率并最小化阈值电压的变化，使得在 侧面通道用作薄的源极/漏极区域并增加沟道区域的掺杂。 构成：通过在p-衬底上使用显微图案化技术来限定p +多晶硅内门（505）（501,503）。 在所得结构上形成氧化层之后，通过插入内部栅极和氧化层形成n +多晶硅侧表面栅极（507）。 将P_0卤素离子注入侧表面栅极的两个侧表面，并注入源极/漏极n +离子。

公开(公告)号：KR100319449B1

公开(公告)日：2002-01-05

申请号：KR1019990012742

申请日：1999-04-12

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연

IPC: H01L21/334

Abstract: 본발명은극소채널소자의제조방법에관한것이며, 특히주 게이트와일함수에있어서차이가나는측면게이트를사용함으로써측면게이트아래에형성되는채널이얇은소스/드레인영역의역할을할 수있도록하며, 채널영역의도우핑을줄여캐리어의이동도를개선하고문턱전압조정을위해주입된불순물의비균일성으로인한문턱전압의변화를최소화할수 있도록하는극소채널소자의제조방법를제공하는데그 목적이있다. 또한, 본발명에따르면, 극소채널소자의제조방법에있어서, p-기판위에게이트산화막을형성한후 극소패터닝기술을이용하여 p+ 다결정실리콘주 게이트를정의하는단계; 상기결과물위에절연막을입힌후에, 주게이트와절연막을개재하여 n+ 다결정실리콘측면게이트를정의하는단계; 및상기측면게이트의양 측면에 p할로이온을주입한후에, 소스/드레인 n+ 이온을주입하는단계를포함하여이루어진극소채널소자의제조방법이제공된다.

公开(公告)号：KR1020020018774A

公开(公告)日：2002-03-09

申请号：KR1020000052039

申请日：2000-09-04

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연 ,  장성일

IPC: H01L29/78

CPC classification number: H01L29/4983 ,  H01L29/41775 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/66643 ,  H01L29/78 ,  H01L29/7831

Abstract: PURPOSE: A method for fabricating a metal-oxide-semiconductor(MOS) transistor having an ultra-small channel is provided to reduce a short channel effect, by electrically making an inversion layer connected to a source/drain by a conductive layer pattern so that the inversion layer plays the role of the source/drain. CONSTITUTION: A gate pattern where a gate insulation layer, a main gate and a capping layer are sequentially stacked is formed on a p-type semiconductor substrate(110). A separating insulation layer is formed on the entire surface of the resultant structure having the gate pattern. A material layer for a side surface gate which has a work function lower than that of the p-type semiconductor substrate and the main gate is formed on the separating insulation layer. The material layer for the side surface gate and the separating insulation layer are anisotropically etched to expose the semiconductor substrate and the capping layer and to form a separating insulation layer pattern and the side surface gate. An n-type source/drain(190b) is formed. The conductive layer pattern which connects the side surface gate adjacent to the source and/or the drain with the side surface gate adjacent to the drain, is formed on the resultant structure.

Abstract translation: 目的：提供一种制造具有超小通道的金属氧化物半导体（MOS）晶体管的方法，以通过用导电层图案电连接到源极/漏极的反型层来减小短沟道效应，使得 反演层起着源/漏的作用。 构成：在p型半导体衬底（110）上形成栅极绝缘层，主栅极和覆盖层依次层叠的栅极图案。 在具有栅极图案的合成结构的整个表面上形成分离绝缘层。 在分离绝缘层上形成具有低于p型半导体衬底和主栅极的功函数的侧表面栅极的材料层。 各向异性蚀刻用于侧表面栅极和分离绝缘层的材料层以暴露半导体衬底和覆盖层，并形成分离绝缘层图案和侧表面栅极。 形成n型源极/漏极（190b）。 将与源极和/或漏极相邻的侧表面栅极与邻近漏极的侧表面栅极连接的导电层图案形成在所得结构上。

公开(公告)号：KR100343431B1

公开(公告)日：2002-07-11

申请号：KR1020000052039

申请日：2000-09-04

Applicant: 한국과학기술원

Inventor： 신형철 ,  이종호 ,  한상연 ,  장성일

IPC: H01L29/78

Abstract: 본 발명은, p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와; 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와; n형 소오스/드레인을 각각 형성하는 단계와; 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 바이어스가 가해지지 않은 상태에서도 실리콘 기판에 반전층이 형성되어 이 얇은 반전층이 소오스/드레인 역할을 하게 되서 단채널 효과가 줄어들며 낮은 기판농도로 인해 채널에서의 캐리어의 이동도가 증가된다.