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公开(公告)号：KR1020140101560A
公开(公告)日：2014-08-20
申请号：KR1020130014869
申请日：2013-02-12
Applicant: 한국과학기술원
Abstract: A coherence management circuit includes: an arbitration unit which receives request signals from a plurality of cores and provides one among the request signal; a coherence management unit which provides the arbitration unit with requested data corresponding to the provided request signal among cache lines of cache memories, and which maintains the coherence of the data stored in the cache memories; and a directory memory which includes a plurality of directory lines each of which at least comprises a pivot field, where an identifier of a reference cache memory accessing at least one memory entry among the cache memories is written, and a pattern field, where present bits indicating whether to share the at least one memory entry of the cache memories within a predetermined range (pattern window) from the reference cache memory, based on the reference cache memory are written. The coherence management unit controls the directory memory, and maintains the coherence of the data with reference to the directory memory.
Abstract translation: 相干管理电路包括：仲裁单元，其从多个核心接收请求信号，并在请求信号中提供一个; 向高速缓冲存储器的高速缓存行提供与所提供的请求信号对应的请求数据的相干管理单元，其保持高速缓冲存储器中存储的数据的一致性; 以及目录存储器，其包括多个目录行，每个目录行至少包括枢转字段，其中写入访问高速缓存存储器中的至少一个存储器条目的参考高速缓冲存储器的标识符以及模式字段，其中当前位 指示是否基于参考高速缓存存储器从参考高速缓冲存储器共享预定范围（模式窗口）内的高速缓冲存储器的至少一个存储器条目。 相干管理单元控制目录存储器，并参考目录存储器维护数据的一致性。
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Patent Agency Ranking
公开(公告)号：KR1020140000989A
公开(公告)日：2014-01-06
申请号：KR1020120069100
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: A method for managing coherence of a plurality of cache memories, which are respectively connected to a plurality of cores provided in a multi-core semiconductor device and respectively include a plurality of cache lines in which data are stored, comprises the steps of: receiving a request signal from one among the cores; extracting a partial tag from an address of the request signal; comparing the extracted partial tag with partial tag sets which are a part of the tag information of a plurality of tag memories which store a copy of tag information and line status information stored in each of the cache memories; and, based on the comparison result, selectively accessing the tag memories and, based on whether a first cache line in which requested data corresponding to the request signal are stored exists, providing the requested data to a second cache line within a cache memory connected to a core which provides the request signal.
Abstract translation: 一种用于管理多个高速缓冲存储器的相干性的方法，其分别连接到设置在多核半导体器件中的多个核，并且分别包括存储数据的多个高速缓存行，包括以下步骤：接收 来自核心之一的请求信号; 从请求信号的地址提取部分标签; 将所提取的部分标签与作为存储在每个高速缓冲存储器中的标签信息和行状态信息的副本的多个标签存储器的标签信息的一部分的部分标签集进行比较; 并且基于比较结果，选择性地访问标签存储器，并且基于存储与请求信号相对应的请求数据的第一高速缓存行是否存在，将所请求的数据提供给连接到的高速缓冲存储器中的第二高速缓存行 提供请求信号的核心。
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公开(公告)号：KR1020150099953A
公开(公告)日：2015-09-02
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그 매칭 장치는 데이터 비교부 및 패리티 비교부를 포함한다. 데이터 비교부는 태그 데이터 및 수신 코드 워드에 포함되는 수신 데이터에 기초하여 태그 데이터와 수신 데이터의 일치 여부를 결정하는 비교 데이터 결과를 출력한다. 패리티 비교부는 태그 데이터를 인코딩하여 태그 패리티 데이터를 생성하고, 태그 패리티 데이터 및 수신 코드 워드에 포함되는 수신 패리티 데이터에 기초하여 태그 패리티 데이터와 수신 패리티 데이터의 일치 여부를 결정하는 비교 패리티 결과를 출력한다. 본 발명의 실시예들에 따른 태그 매칭 장치를 사용하는 경우, 태그 패리티 데이터를 생성하는 동작과 태그 데이터와 수신 데이터를 비교하는 동작을 동시에 병렬적으로 수행하기 때문에 태그 매칭 연산을 수행하는 시간이 감소할 수 있다.
Abstract translation: 标签匹配装置包括数据比较单元和奇偶校验比较单元。 数据比较单元输出基于标签数据和包含在接收到的代码字中的接收数据来确定标签数据和接收数据是否匹配的比较数据结果。 奇偶校验比较单元通过对标签数据进行编码来生成标签奇偶校验数据，并且输出比较奇偶校验结果，其基于标签奇偶校验数据和包括在接收到的代码字中的接收奇偶校验数据，确定标签奇偶校验数据和接收的奇偶校验数据是否匹配 当使用根据本发明的实施例的标签匹配装置时，并行地同时执行产生标签奇偶校验数据的动作和比较标签数据和接收数据的动作，从而减少执行标签匹配操作的时间 。
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公开(公告)号：KR101559439B1
公开(公告)日：2015-10-12
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그매칭장치는데이터비교부및 패리티비교부를포함한다. 데이터비교부는태그데이터및 수신코드워드에포함되는수신데이터에기초하여태그데이터와수신데이터의일치여부를결정하는비교데이터결과를출력한다. 패리티비교부는태그데이터를인코딩하여태그패리티데이터를생성하고, 태그패리티데이터및 수신코드워드에포함되는수신패리티데이터에기초하여태그패리티데이터와수신패리티데이터의일치여부를결정하는비교패리티결과를출력한다. 본발명의실시예들에따른태그매칭장치를사용하는경우, 태그패리티데이터를생성하는동작과태그데이터와수신데이터를비교하는동작을동시에병렬적으로수행하기때문에태그매칭연산을수행하는시간이감소할수 있다.
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公开(公告)号：KR101446924B1
公开(公告)日：2014-10-06
申请号：KR1020130014869
申请日：2013-02-12
Applicant: 한국과학기술원
Abstract: 일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.
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公开(公告)号：KR101395025B1
公开(公告)日：2014-05-15
申请号：KR1020120069100
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: 멀티 코어 반도체 장치에 구비되는 복수의 코어들과 각각 연결되고 데이터가 저장된 복수의 캐시 라인들을 각각 포함하는 복수의 캐시 메모리의 일관성 관리 방법은 상기 복수의 코어들 중 하나로부터 요청 신호를 수신하는 단계; 상기 요청 신호의 어드레스로부터 부분 태그를 추출하는 단계; 상기 추출된 부분 태그를 상기 캐시 메모리들 각각의 태그 정보 및 라인 상태 정보의 복사본을 저장하는 복수의 태그 메모리들의 상기 태그 정보의 일부인 부분 태그 세트들과 비교하는 단계; 및 상기 비교 결과에 기초하여 상기 복수의 태그 메모리들을 선택적으로 액세스하고 상기 요청 신호에 대응하는 요청된 데이터가 저장되어 있는 제1 캐시 라인이 존재하는지 여부에 기초하여, 상기 요청 신호를 제공한 코어와 연결된 캐시 메모리 내의 제2 캐시 라인에 상기 요청된 데이터를 제공하는 단계를 포함한다.
Abstract translation: 多核心，每一个与多个提供一种半导体器件上的内核和管理多个高速缓冲存储器的每个包括多个高速缓存行的数据被存储时，包括一致的方法连接：从多个上述芯中的一个接收的请求信号的装置; 从请求信号的地址提取部分标签; 标签的所提取的部分，并且每个标签信息并且在多个存储的线路状态信息的副本的标签存储器中的标签信息中设置的标签的一部分的高速缓冲存储器进行比较; 并且在比较的基础上选择地访问上述多个标签存储器的，并基于所请求的数据是否被存储在对应于该请求信号时，所述芯中的第一高速缓存线，并且提供该请求信号 并将所请求的数据提供给关联的高速缓冲存储器中的第二高速缓存行。
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