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1.发明公开
公开(公告)号：KR1020140000993A
公开(公告)日：2014-01-06
申请号：KR1020120069118
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: According to an embodiment of the present invention, a virtual board platform operated in a virtual machine realized on a host machine comprises a virtual processor for decoding a first command set used in an actual system on chip (SOC) into a second command set which can be executed on the host machine, and a plurality of virtual devices controlled by the virtual processor, based on the second command set, therein the virtual devices are mapped to a plurality of physical devices included in the actual SOC, respectively.
Abstract translation: 根据本发明的实施例，在主机上实现的虚拟机中操作的虚拟板平台包括虚拟处理器，用于将实际的片上系统（SOC）中使用的第一命令集解码为第二命令集， 在主机上执行，并且由虚拟处理器控制的多个虚拟设备分别映射到包括在实际SOC中的多个物理设备，其中虚拟设备中的第二命令集合。
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公开(公告)号：KR1020170038484A
公开(公告)日：2017-04-07
申请号：KR1020150137915
申请日：2015-09-30
Applicant: 엘지디스플레이 주식회사 , 한국과학기술원
IPC: G09G3/20
Abstract: 본발명은호스트처리장치가영상처리부의연산처리를각 명령프로그램단위로관리하지않고, 다수의명령프로그램단위로관리할수 있다. 즉, 본발명은호스트처리장치가다수의명령프로그램을포함하는연산명령집합을영상처리부에전달하여주면, 영상처리부가다수의명령프로그램모두에따른연산의수행이완료될때까지호스트처리장치의관리를받지않게되므로, 호스트처리장치가영상처리부의연산처리에관여하는빈도수가줄어들어호스트처리장치의부하가줄어들어효율적인관리가가능할수 있다.
Abstract translation: 本发明允许主处理装置以多个指令程序为单位管理图像处理单元的算术处理，而不用以指令程序为单位进行管理。 即，本发明是一种主处理器的管理，直到通过使所述操作指令集包括主机处理单元的主表面是多个用于图像处理的命令的程序，执行根据与两个图像处理单元是多个命令程序的操作完成 因此，主机处理装置参与图像处理单元的算术处理的频率降低，并且主机处理装置上的负载减小，由此能够实现有效的管理。
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公开(公告)号：KR1020140101560A
公开(公告)日：2014-08-20
申请号：KR1020130014869
申请日：2013-02-12
Applicant: 한국과학기술원
Abstract: A coherence management circuit includes: an arbitration unit which receives request signals from a plurality of cores and provides one among the request signal; a coherence management unit which provides the arbitration unit with requested data corresponding to the provided request signal among cache lines of cache memories, and which maintains the coherence of the data stored in the cache memories; and a directory memory which includes a plurality of directory lines each of which at least comprises a pivot field, where an identifier of a reference cache memory accessing at least one memory entry among the cache memories is written, and a pattern field, where present bits indicating whether to share the at least one memory entry of the cache memories within a predetermined range (pattern window) from the reference cache memory, based on the reference cache memory are written. The coherence management unit controls the directory memory, and maintains the coherence of the data with reference to the directory memory.
Abstract translation: 相干管理电路包括：仲裁单元，其从多个核心接收请求信号，并在请求信号中提供一个; 向高速缓冲存储器的高速缓存行提供与所提供的请求信号对应的请求数据的相干管理单元，其保持高速缓冲存储器中存储的数据的一致性; 以及目录存储器，其包括多个目录行，每个目录行至少包括枢转字段，其中写入访问高速缓存存储器中的至少一个存储器条目的参考高速缓冲存储器的标识符以及模式字段，其中当前位 指示是否基于参考高速缓存存储器从参考高速缓冲存储器共享预定范围（模式窗口）内的高速缓冲存储器的至少一个存储器条目。 相干管理单元控制目录存储器，并参考目录存储器维护数据的一致性。
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公开(公告)号：KR1020150099953A
公开(公告)日：2015-09-02
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그 매칭 장치는 데이터 비교부 및 패리티 비교부를 포함한다. 데이터 비교부는 태그 데이터 및 수신 코드 워드에 포함되는 수신 데이터에 기초하여 태그 데이터와 수신 데이터의 일치 여부를 결정하는 비교 데이터 결과를 출력한다. 패리티 비교부는 태그 데이터를 인코딩하여 태그 패리티 데이터를 생성하고, 태그 패리티 데이터 및 수신 코드 워드에 포함되는 수신 패리티 데이터에 기초하여 태그 패리티 데이터와 수신 패리티 데이터의 일치 여부를 결정하는 비교 패리티 결과를 출력한다. 본 발명의 실시예들에 따른 태그 매칭 장치를 사용하는 경우, 태그 패리티 데이터를 생성하는 동작과 태그 데이터와 수신 데이터를 비교하는 동작을 동시에 병렬적으로 수행하기 때문에 태그 매칭 연산을 수행하는 시간이 감소할 수 있다.
Abstract translation: 标签匹配装置包括数据比较单元和奇偶校验比较单元。 数据比较单元输出基于标签数据和包含在接收到的代码字中的接收数据来确定标签数据和接收数据是否匹配的比较数据结果。 奇偶校验比较单元通过对标签数据进行编码来生成标签奇偶校验数据，并且输出比较奇偶校验结果，其基于标签奇偶校验数据和包括在接收到的代码字中的接收奇偶校验数据，确定标签奇偶校验数据和接收的奇偶校验数据是否匹配 当使用根据本发明的实施例的标签匹配装置时，并行地同时执行产生标签奇偶校验数据的动作和比较标签数据和接收数据的动作，从而减少执行标签匹配操作的时间 。
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公开(公告)号：KR101512361B1
公开(公告)日：2015-04-15
申请号：KR1020130123428
申请日：2013-10-16
Applicant: 한국과학기술원
IPC: H03M13/15
CPC classification number: H03M13/1545 , H03M13/6502 , H03M13/6561 , H04L1/0053
Abstract: 연접비씨에이치디코더가개시된다. 연접비씨에이치디코더는신드롬갱신부, 키방정식풀이부, 에러위치검색부및 에러정정부를포함한다. 신드롬갱신부는에러워드및 페이지메모리로부터전달받은연접비씨에이치코드워드에기초하여병렬적으로복수의 2차원신드롬들을갱신한다. 키방정식풀이부는갱신된 2차원신드롬들에기초하여에러위치다항식을생성한다. 에러위치검색부는에러위치다항식에기초하여에러워드를생성한다. 에러정정부는에러워드에기초하여페이지메모리상의연접비씨에이치코드워드를정정한다.
Abstract translation: 公开了一种级联的BCH解码器。 级联BCH解码器包括综合征更新单元，密钥方程求解单元，错误位置搜索单元和纠错单元。 综合征更新单元基于从错误字和页面存储器传送的级联的BCH码字并行地更新多个二维综合征。 关键方程求解单元基于更新的二维综合征产生误差位置多项式。 错误位置搜索单元基于错误位置多项式创建错误字。 错误校正单元基于错误字校正页面存储器上的级联的BCH码字。
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Patent Agency Ranking
公开(公告)号：KR1020140075188A
公开(公告)日：2014-06-19
申请号：KR1020120143289
申请日：2012-12-11
Applicant: 한국과학기술원
Abstract: A concatenated BCH encoding circuit includes a row encoder, a column encoder, and a parity FIFO buffer. The lower encoder performs first encoding in a row direction with respect to a plurality of data blocks forming one page and generates firs parities in parallel. The column encoder performs second encoding for each data block during the first encoding for the data blocks and generates partial parities in a column direction. The parity FIFO buffer stores the partial parities. The column encoder performs the second encoding in the column direction with respect to the data blocks by one read-out for the data blocks using the partial parities stored in the parity FIFO buffer and generates second parities.
Abstract translation: 级联的BCH编码电路包括行编码器，列编码器和奇偶校验FIFO缓冲器。 下编码器相对于形成一页的多个数据块在行方向上执行第一编码，并且并行地生成最小奇偶校验。 列编码器在数据块的第一编码期间对每个数据块执行第二编码，并在列方向上生成部分奇偶校验。 奇偶校验FIFO缓冲器存储部分奇偶校验。 列编码器使用存储在奇偶校验FIFO缓冲器中的部分奇偶校验，对于数据块对数据块执行对列数据方向的第二编码，并产生第二奇偶校验。
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公开(公告)号：KR101559439B1
公开(公告)日：2015-10-12
申请号：KR1020140021143
申请日：2014-02-24
Applicant: 한국과학기술원
Abstract: 태그매칭장치는데이터비교부및 패리티비교부를포함한다. 데이터비교부는태그데이터및 수신코드워드에포함되는수신데이터에기초하여태그데이터와수신데이터의일치여부를결정하는비교데이터결과를출력한다. 패리티비교부는태그데이터를인코딩하여태그패리티데이터를생성하고, 태그패리티데이터및 수신코드워드에포함되는수신패리티데이터에기초하여태그패리티데이터와수신패리티데이터의일치여부를결정하는비교패리티결과를출력한다. 본발명의실시예들에따른태그매칭장치를사용하는경우, 태그패리티데이터를생성하는동작과태그데이터와수신데이터를비교하는동작을동시에병렬적으로수행하기때문에태그매칭연산을수행하는시간이감소할수 있다.
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公开(公告)号：KR101446924B1
公开(公告)日：2014-10-06
申请号：KR1020130014869
申请日：2013-02-12
Applicant: 한국과학기술원
Abstract: 일관성 관리 회로는 상기 복수의 코어들로부터 요청 신호들을 수신하고, 상기 요청 신호들 중 하나를 제공하는 중재부; 상기 복수의 캐시 메모리의 상기 캐시 라인들 중 상기 제공된 요청 신호에 대응하는 요청된 데이터를 상기 중재부에 제공하고, 상기 캐시 메모리들에 저장된 상기 데이터의 일관성을 유지하는 일관성 관리부; 및 각각이 상기 복수의 캐시 메모리들 중 적어도 하나의 메모리 엔트리를 액세스하는 기준 캐시 메모리의 식별자가 기입되는 피벗 필드와 상기 기준 캐시 메모리를 기준으로 하여 상기 기준 캐시 메모리와 일정한 범위(패턴 윈도우) 내의 복수의 캐시 메모리들의 상기 적어도 하나의 메모리 엔트리를 공유하는지 여부를 나타내는 프레즌트 비트들이 기입되는 패턴 필드를 적어도 구비하는 복수의 디렉토리 라인을 포함하는 디렉토리 메모리를 포함하고, 상기 일관성 관리부는 상기 디렉토리 메모리를 제어하고, 상기 디렉토리 메모리를 참조하여 상기 데이터의 일관성을 유지한다.
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公开(公告)号：KR101433672B1
公开(公告)日：2014-09-23
申请号：KR1020120143289
申请日：2012-12-11
Applicant: 한국과학기술원
Abstract: 연접 비씨에이치 인코딩 회로는 로우 인코더, 칼럼 인코더 및 패리티 선입 선출 버퍼를 포함한다. 상기 로우 인코더는 하나의 페이지를 구성하는 복수의 데이터 블록들에 대하여 로우 방향으로 제1 인코딩을 수행하여 제1 패리티들을 병렬로 생성한다. 상기 칼럼 인코더는 상기 데이터 블록들에 대한 상기 제1 인코딩이 수행되는 동안 상기 데이터 블록들 각각에 대한 제2 인코딩을 수행하여 칼럼 방향의 부분 패리티들을 생성한다. 상기 패리티 선입선출 버퍼는 상기 부분 패리티들을 저장한다. 상기 칼럼 인코더는 상기 패리티 선입선출 버퍼에 저장된 부분 패리티들을 이용하여 상기 복수의 데이터 블록들에 대한 한번의 독출로 상기 복수의 데이터 블록들에 대하여 칼럼 방향으로 상기 제2 인코딩을 수행하여 제2 패리티들을 생성한다.
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10.发明授权
公开(公告)号：KR101412576B1
公开(公告)日：2014-06-27
申请号：KR1020120069118
申请日：2012-06-27
Applicant: 한국과학기술원
Abstract: 본 발명의 일 실시예에 따른 호스트 머신 상에 구현되는 가상 머신에서 운용되는 가상 보드 플랫폼(virtual board platform)은 실제 시스템-온-칩(SOC)에서 사용되는 제1 명령어 세트를 디코딩하여 상기 호스트 머신 상에서 실행 가능한 제2 명령어 세트로 디코딩하는 가상 프로세서(virtual processor); 및 상기 제2 명령어 세트에 기초하여 상기 가상 프로세서가 제어하는 복수의 가상 디바이스들을 포함하고, 상기 복수의 가상 디바이스들 각각은 상기 실제 시스템-온-칩에 포함되는 복수의 물리적 디바이스들 각각과 매핑된다.
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