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公开(公告)号：KR1019950020716A
公开(公告)日：1995-07-24
申请号：KR1019930026784
申请日：1993-12-08
Applicant: 한국전자통신연구원
IPC: G11C11/407
Abstract: 본 발명은 DRAM용 감지증폭기의 회로에 관한 것으로서, 특히 고집적 DRAM에서 전력 소비 및 소자 특성때문에 DRAM의 전압 원으로서 낮은 전압 원을 채용할 때 종래의 감지 증폭기에서 문제시 되는 낮은 비트 선신호 득실을 개선하는 회로이다.
그 구성은 DRAM의 감지 증폭기에 있어서 저장 캐패시터에 연결된 플레이트 선(Plate-line)과 프리차지 전압 원(VPR)을 제어 신호(PL)에 연결된 MOS트랜지스터로 접속하고 플레이트선과 GPL노드를 제어 신호(TPL)에 연결된 MOS트랜지스터로 접속하며 GBL노드는 비트선 선택 신호인 TE 및 TO에 연길되는 MOS트랜지스터로 각각 비트선 BIT 및 BIT에 연결하고 GPL노드 및 GBL 노드의 전압 신호를 게이트 입력으로 갖는 MOS트랜지스터로의 드레인 노드를 각각 비트선 BIT 및 BIT에 접속하고 소스 노드를 서로 연결하며 접속된 소스 노드는 MOS트랜지스터에 접속하여 접지와 연결된다.
그 작용 효과는 종래의 감지 증폭기가 갖는 비트 선 신호의 약 3배 이상 큰 비트 선 신호를 얻음으로써 낮은 전압 원에서도 안정된 DRAM의 감지 동작을 가능하게 하는 것이다.-
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Patent Agency Ranking
公开(公告)号：KR1019950003394B1
公开(公告)日：1995-04-12
申请号：KR1019920025034
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: G11C11/40
Abstract: The DRAM cell array has the triple states of "1" , "0" and "1/2". This array is effective to reduce not only the size of the layout, but also the delay time due to the low inner voltage source. This structure consists of an amplifier that detects and amplifies the voltage difference between two bit lines, transistors of MPL, MTPL, MSM and MSN that are driven by each control sygnals, two arrays that are connected simmetrically, and capacitors, as shown in the figure.
Abstract translation: DRAM单元阵列具有“1”，“0”和“1/2”的三态。 该阵列不仅有效地减少了布局的尺寸，还减少了内部电压低的延迟时间。 该结构包括一个放大器，用于检测和放大两个位线之间的电压差，MPL，MTPL，MSM和MSN的晶体管，由每个控制系统驱动，两个并联连接的阵列和电容器，如图所示 。
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公开(公告)号：KR1019940016241A
公开(公告)日：1994-07-22
申请号：KR1019920024998
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: G11C11/407
Abstract: 본 발명은 DRAM의 감지 동작시 발생하는 미세한 비트선 신호를 4배이상 증가시켜 고집적 DRAM의 안정된 정보감지를 가능하게 하고 감지 동작시 일어나는 비트선 전압스윙을 단일 비트선으로 한정함으로서 기존의 메모리 코어에서 소비되는 전력소비를 약 50% 정도로 감소시키는 고집적 DRAM용 감지 증폭기에 관한 것으로 메모셀 어레이의 저장캐패시터에 연결되는 셀-플레이트(Cell-Plate)선에 2개의 차단 트랜지스터를 채용하여 워드선 구동시 여기되는 비트선 신호를 셀-플레이트선에도 여기시켜 감지증폭기의 두입력(D,/D)사이의 전압 신호차를 감지증폭기에 대하여 약 4배 증대시킨다.
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8.发明授权메가 DRAM용 P.C.P.(PMOS latch Cut-off voltage level Precharge scheme) 감지 증폭기 失效메가DRAM용P.C.P.（PMOS锁存器切断电压电平预充电方案）감지증폭기
公开(公告)号：KR1019920010342B1
公开(公告)日：1992-11-27
申请号：KR1019900002267
申请日：1990-02-23
Applicant: 한국전자통신연구원
IPC: G11C7/06
Abstract: In the P.C.P (PMOS latch cut-off voltage level precharge scheme) sense amplifier for decreasing the size and the interconnection line of mega DRAM, the equalizing signal is applied to the equalizing transistor (Q18) and the precharge driving transistor (Q17). The source and the drain of the equalizing transistor is connected to the bit line and the bit line, respectively. The source and the drain of the precharge driving transistor is connected to the ground and the common source of PMOS latch transistor (Q14,Q15), respectively. The cut-off voltage level of PMOS latch transistor is used in t of precharging.
Abstract translation: 在用于减小大型DRAM的尺寸和互连线的P.C.P（PMOS锁存截止电压电平预充电方案）读出放大器中，均衡信号被施加到均衡晶体管（Q18）和预充电驱动晶体管（Q17）。 均衡晶体管的源极和漏极分别连接到位线和位线。 预充电驱动晶体管的源极和漏极分别连接到接地和PMOS锁存晶体管的公共源（Q14，Q15）。 PMOS锁存晶体管的截止电压电平用于预充电。
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