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    디램(DRAM)용 감지증폭기
    1.
    发明公开
    디램(DRAM)용 감지증폭기 失效

    公开(公告)号：KR1019950020716A

    公开(公告)日：1995-07-24

    申请号：KR1019930026784

    申请日：1993-12-08

    Applicant: 한국전자통신연구원

    Inventor： 김환용 ,  김대순 ,  김태형 ,  김대용

    IPC: G11C11/407

    Abstract: 본 발명은 DRAM용 감지증폭기의 회로에 관한 것으로서, 특히 고집적 DRAM에서 전력 소비 및 소자 특성때문에 DRAM의 전압 원으로서 낮은 전압 원을 채용할 때 종래의 감지 증폭기에서 문제시 되는 낮은 비트 선신호 득실을 개선하는 회로이다.
    그 구성은 DRAM의 감지 증폭기에 있어서 저장 캐패시터에 연결된 플레이트 선(Plate-line)과 프리차지 전압 원(VPR)을 제어 신호(PL)에 연결된 MOS트랜지스터로 접속하고 플레이트선과 GPL노드를 제어 신호(TPL)에 연결된 MOS트랜지스터로 접속하며 GBL노드는 비트선 선택 신호인 TE 및 TO에 연길되는 MOS트랜지스터로 각각 비트선 BIT 및 BIT에 연결하고 GPL노드 및 GBL 노드의 전압 신호를 게이트 입력으로 갖는 MOS트랜지스터로의 드레인 노드를 각각 비트선 BIT 및 BIT에 접속하고 소스 노드를 서로 연결하며 접속된 소스 노드는 MOS트랜지스터에 접속하여 접지와 연결된다.
    그 작용 효과는 종래의 감지 증폭기가 갖는 비트 선 신호의 약 3배 이상 큰 비트 선 신호를 얻음으로써 낮은 전압 원에서도 안정된 DRAM의 감지 동작을 가능하게 하는 것이다.

    DRAM의 메모리 어레이 구조
    6.
    发明授权
    DRAM의 메모리 어레이 구조 失效
    DRAM的存储阵列结构

    公开(公告)号：KR1019950010568B1

    公开(公告)日：1995-09-19

    申请号：KR1019920009679

    申请日：1992-06-04

    Applicant: 한국전자통신연구원

    Inventor： 김환용 ,  김대순 ,  임순자 ,  송원철

    IPC: G11C11/40

    Abstract: The memory array structure of DRAM comprises a first memory array region, a second memory array region, a plurality of bit line pairs connected to the memory cells of the first and second memory array regions, a plurality of word lines, a plurality of sense amplifiers for sensing/amplifying the voltage difference between two bit lines, a plurality of P latches connected between bit line pairs of the first memory array region, a plurality of first equalizers for precharging the bit line pair to 1/2VDD voltage according to a first equalizer signal, a plurality of N latches connected between bit line pairs of the second memory array region, a plurality of second equalizers for precharging the bit line pair to 1/2VDD voltage according to a second equalizer signal, a plurality of barrier transistors for equalizing the bit line voltage of the first and second memory regions according to the pull-up of the first and second control signals or the third and fourth control signals.

    Abstract translation: DRAM的存储器阵列结构包括第一存储器阵列区域，第二存储器阵列区域，连接到第一和第二存储器阵列区域的存储器单元的多个位线对，多个字线，多个读出放大器 用于感测/放大两个位线之间的电压差，连接在第一存储器阵列区域的位线对之间的多个P锁存器，用于根据第一均衡器将位线对预充电到1 / 2VDD电压的多个第一均衡器 信号，连接在第二存储器阵列区域的位线对之间的多个N个锁存器，用于根据第二均衡器信号将位线对预充电到1 / 2VDD电压的多个第二均衡器，多个用于均衡 根据第一和第二控制信号或第三和第四控制信号的上拉，第一和第二存储区域的位线电压。

    DRAM 셀 어레이
    7.
    发明公开
    DRAM 셀 어레이 失效

    公开(公告)号：KR1019940016231A

    公开(公告)日：1994-07-22

    申请号：KR1019920025034

    申请日：1992-12-22

    Applicant: 한국전자통신연구원

    Inventor： 김환용 ,  김대순

    IPC: G11C11/40

    Abstract: 본 발명은 DRAM의 셀 어레이, 감지증폭기 및 정보저장에 관한 것으로, 셀-플레이트(Cell-Plate)감지 증폭기의 어레이를 위, 아래로 연결하여 제어신호 T 및 TCPL에 의하여 연결제어하며 "1/2"정보의 감지를 위하여 고안 채용된 CSPU 및 CSPL 캐패시터는 워드선 구동시 SPI 신호에 의하여 셀-플레이트선(PLU, PLL)에 연결함으로써 통상적으로 불가능하게 생각되어 온 한개의 메모리 셀에 3개의 정보상태 저장을 가능하게 하여 초고집적 DRAM에서 문제시되고 있는 레이아웃(Layout)면적 문제 및 기타 문제들을 근본적으로 해결하는 새로운 어레이 구조에 관한 것으로서 본 발명의 어레이 구조에서는 한개의 메모리셀에 "1", "0" 및 "1/2"의 3가지 정보상태 저장을 가능하게 하여 40% 이상의 면적개선 효과를 얻는다.

    초고집적 DRAM용 감지 증폭기
    8.
    发明公开
    초고집적 DRAM용 감지 증폭기 无效
    用于超高密度DRAM的读出放大器

    公开(公告)号：KR1019930024013A

    公开(公告)日：1993-12-21

    申请号：KR1019920009264

    申请日：1992-05-29

    Applicant: 한국전자통신연구원

    Inventor： 김환용 ,  김대순 ,  송창영 ,  송원철

    IPC: G11C11/40

    Abstract: 본 발명은 대용량 DARM의 감지동작시 내부전압 변환기(internal voltage converter: 이하 'IVC'라 약칭함)에 의해 발생되는 잡음(noise)을 제거하여 정보감지(data sensign)에 소용되는 시간을 줄이는 초고집적 DRAM용 감지증폭기에 관한 것으로, 종래의 증폭기 구동 트랜지스터(MSEN, MSEP)의 폭(width)에 비해 약 1/2에 해당하는 폭을 갖는 2개의 NMOS 구동 트랜지스터(MSENI, MSEN2)중 하나는 복수의 짝수열 증폭기의 N래치와 각각 접속되고, 다른 하나는 복수의 홀수열 증폭기의 N래치와 각각 접속되며, 2개의 MOS 구동 트랜지스터(MSEPI, MESP2)중 하나는 복수의 짝수열 증폭기의 P래치와 각각 접속되고, 다른 하나는 복수의 홀수열 증폭기의 P래치와 각각 접속되며, 상기한 2개의 NMOS 구동 트랜지스터(MSEP1, MSEP2)는 선 V
    SS 전원선과 접속되고, 상기한 2개의 PMOS 구동트랜지스터(MSEP1, MSEP2)는 IVC 와 전원선과 접속되도록 구성된다.

    디램(DRAM)용 감지증폭기
    9.
    发明授权
    디램(DRAM)용 감지증폭기 失效
    用于DRAM的感应放大器

    公开(公告)号：KR1019960006380B1

    公开(公告)日：1996-05-15

    申请号：KR1019930026784

    申请日：1993-12-08

    Applicant: 한국전자통신연구원

    Inventor： 김환용 ,  김대순 ,  김태형 ,  김대용

    IPC: G11C11/407

    Abstract: The sense amplifier amplifies data read in a memory cell by sensing and amplifying a minute voltage difference between a pair of bitlines when the DRAM is driven by a low voltage. The amplifier comprises : 1st/2nd tranasistors(Q1,Q2) equalizing a pair of the bitlines(BIT,BIT_); a 3rd transistor(Q4) controlling the movement of the charge between the bitline(BIT) and a memory cell capacitor(CS); a 4th transistor(Q11) cutting off a plate capacitor(CPL) from a free charge voltage source; a 5th transistor(Q16) receiving a signal(TE) for selecting the bitline(BIT) as a gate node; a 6th transistor(Q17) receiving a signal(TO) for selecting the bitline(BIT_) as a gate node; an amplification means(10) performing a full down sense amplification according to the voltage difference between the bitlines; a 7th transistor(Q12) making the amplication means(10) electrically connected or disconnected to the plate capacitor(CPL).

    Abstract translation: 当DRAM由低电压驱动时，感测放大器通过感测和放大一对位线之间的微小电压差来放大存储单元中读取的数据。 放大器包括：均衡一对位线（BIT，BIT_）的第一/第二传导电阻（Q1，Q2）; 控制位线（BIT）和存储单元电容器（CS）之间的电荷移动的第三晶体管（Q4）; 第四晶体管（Q11）从自由充电电压源切断平板电容器（CPL）; 接收用于选择位线（BIT）作为门节点的信号（TE）的第五晶体管（Q16） 接收用于选择位线（BIT_）作为门节点的信号（TO）的第六晶体管（Q17） 放大装置（10），根据所述位线之间的电压差执行全向下感测放大; 第七晶体管（Q12）使得放大装置（10）与平板电容器（CPL）电连接或断开。

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