公开(公告)号：KR100336502B1

公开(公告)日：2002-05-15

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: 본발명은스마트전력집적회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의제조방법을제공하는데그 목적이있다. 본발명에따르면, 이온주입및 확산공정을수행하여실리콘기판상에고전류트렌치게이트 DMOS(Double diffused MOS) 소자의드레인영역형성, 제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터영역형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의누설전류를감소시킬목적으로매몰층(2)을형성시키는제 1 단계; 상기제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터직렬저항을감소하기위한매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및제너다이오드의매몰층, 하층소자간의전기적격리를위한하층아이솔레이션을형성시키는제 2 단계; 에피층(4)을성장시킨후, 상기제 2 바이폴라트랜지스터의컬렉터및 상기트렌치게이트 DMOS의드레인역할을수행하는싱크접합(5), 상층소자의전기적격리를위한상층아이솔레이션(6), 상기제 1 LDMOS의제 1 웰(7), CMOS의제 2 웰(8) 및상기제 1 LDMOS 드리프트층(9)을형성하는제 3 단계; 상기싱크접합(5), 상기상하층의아이솔레이션, 상기제 1 및제 2 웰을확산공정을수행한후, 상기제 1 및제 2 바이폴라트렌지스터의베이스를형성하는제 4 단계; 상기트렌치게이트 DMOS의채널역할을하는바디를형성하는제 5 단계; 상기트렌치게이트 DMOS의트렌치를형성하는제 6 단계; 상기트렌치게이트 DMOS의게이트산화막및 다결정실리콘전극을형성하는제 7 단계; 활성영역정의및 필드산화막을선택적으로성장시키는제 8 단계; 상기 CMOS, 제 1 및제 2 LDMOS, LIGBT의다결정실리콘게이트(16)와상기제 1 바이폴라트랜지스터의에미터(18), 제너다이오드의캐소우드영역(19)을형성하는제 9 단계; 상기 CMOS, 제 1 및제 2 LDMOS, 트렌치게이트 DMOS 및 LIGBT 소자의소스-드레인영역(20)을정의하는제 10 단계; 및상기각각의소자의금속배선을형성하는제 11 단계를포함하여이루어진것을특징으로하는스마트전력집적회로의제조방법이제공된다.

公开(公告)号：KR100305594B1

公开(公告)日：2001-10-19

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: 본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.

公开(公告)号：KR1020010055491A

公开(公告)日：2001-07-04

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: PURPOSE: A method for fabricating a smart power IC having a trench gate MOS power device is provided to permit a high power driving and to improve device performance and reliability. CONSTITUTION: In the method, an analog bipolar device, a digital CMOS device, a lateral double diffused MOS device(LD-MOS), a lateral insulated gate bipolar transistor(LIGBT), the trench gate double diffused MOS device(TDMOS), and a zener diode are formed altogether in a single chip. First an n+ buried layer(2) is formed in a p-type silicon substrate(1), and then a p+ buried layer(3) and a lower p+ isolation are formed. Next, after growth of an n- epitaxial layer(4), an n+ sink junction(5), an upper p+ isolation(6), an n-well(7), a p-well and a p- collector(8) and a p- drift region(9) are formed. Next, the sink junction(5), the isolations, and the wells(7,8) are diffused, and then a base(10,11) is formed. Next, a p- body region(12) for channel, a trench, a gate oxide layer(13), and a polysilicon gate(14) are formed in sequence for the TDMOS. Next, an active area is defined and a field oxide is selectively grown. Next, the second polysilicon gate(16), an emitter(18,19), and an n+ cathode(19) are formed, and then a source and drain(20,21), an extrinsic base(20,21), and a metal electrode(23) are formed.

Abstract translation: 目的：提供一种制造具有沟槽栅极MOS功率器件的智能功率IC的方法，以允许高功率驱动并提高器件性能和可靠性。 方案：在该方法中，模拟双极器件，数字CMOS器件，横向双扩散MOS器件（LD-MOS），横向绝缘栅双极晶体管（LIGBT），沟槽栅极双扩散MOS器件（TDMOS）以及 齐纳二极管一起形成在单个芯片中。 首先，在p型硅衬底（1）中形成n +掩埋层（2），然后形成p +掩埋层（3）和较低的p +隔离层。 接下来，在n-外延层（4）生长之后，n +阱结（5），上p +隔离（6），n-阱（7），p阱和p-集电极（8） 和p-漂移区（9）。 接下来，宿接头（5），隔离物和孔（7,8）被扩散，然后形成基座（10,11）。 接下来，依次形成用于沟道，沟槽，栅极氧化物层（13）和多晶硅栅极（14）的p-体区域（12），用于TDMOS。 接下来，定义有源区域并选择性地生长场氧化物。 接下来，形成第二多晶硅栅极（16），发射极（18,19）和n +阴极（19），然后形成源极和漏极（20,21），外部基极（20,21）和 形成金属电极（23）。

公开(公告)号：KR1020000027485A

公开(公告)日：2000-05-15

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: PURPOSE: A method is provided to improve a performance of a DC/DC converter IC and obtain an A/D integrated circuit having high frequency/high current characteristics by integrating a high frequency IC and a power circuit. CONSTITUTION: Plural n+ buried layers(110) and plural p+ buried layers(113) are formed onan SOI substrate(100). a n-epitaxial layer(116) is formed on the SOI substrate(100) including the buried layers(110, 113). Plural p wells(122), plural n wells(125), and plural first p drift(128) are formed on the n- epitaxial layer(116). Plural isolation regions(131, 134) are formed on the SOI substrate(100) having the n- epitaxial layer(116). Plural n+ sink regions(146) and a first p active base region(149) are formed on the n- expitaxial layer, and a second p drift region(155) are formed on the n well(125).

Abstract translation: 目的：提供一种通过集成高频IC和电源电路来提高DC / DC转换器IC的性能并获得具有高频/高电流特性的A / D集成电路的方法。 构成：在SOI衬底（100）上形成多个n +掩埋层（110）和多个p +掩埋层（113）。 在包括埋层（110,113）的SOI衬底（100）上形成n外延层（116）。 在n外延层（116）上形成多个p阱（122），多个n阱（125）和多个第一p漂移（128）。 在具有n-外延层（116）的SOI衬底（100）上形成多个隔离区（131,134）。 多个n +接收区（146）和第一p活性基区（149）形成在n-外延层上，并且在n阱（125）上形成第二p漂移区（155）。