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公开(公告)号：KR1020020036471A
公开(公告)日：2002-05-16
申请号：KR1020000066649
申请日：2000-11-10
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for generating a VHDL(Very High-speed integrated circuit Description Language) code by using the waveform transformation of an IP(Internet Protocol) interface is provided to be usefully applied to the designing of an asynchronous circuit excluding a main clock. CONSTITUTION: The method comprises steps of tabulating a truth table by enlarging a rising edge section in an optional sequential circuit waveform and dividing the waveform of input and output signals into many motion sections in a specific sequence(S1), classifying the input signals into a level signal and a pulse signal based on the output signals on the truth table(S2), simplifying the truth table and settling the remaining motion sequence(S3), drawing a flow chart of the remaining motion sequence depending on respective output signals(S4), writing a VHDL source code by referring to the flow chart(S5), and synthesizing an asynchronous electronic circuit with the VHDL source code by using a CAD(Computer-Aided Design) tool(S6).
Abstract translation: 目的：提供通过使用IP（因特网协议）接口的波形变换来生成VHDL（超高速集成电路描述语言）代码的方法，以有效地应用于不包括主时钟的异步电路的设计。 构成：该方法包括通过以可选的顺序电路波形放大上升沿部分并以特定顺序将输入和输出信号的波形划分成许多运动部分（S1），将输入信号分类为 基于真值表（S2）上的输出信号的脉冲信号和脉冲信号，简化真值表并确定剩余运动序列（S3），根据各个输出信号绘制剩余运动序列的流程图（S4） ，通过参考流程图（S5）来编写VHDL源代码，并通过使用CAD（计算机辅助设计）工具（S6）合成具有VHDL源代码的异步电子电路。
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公开(公告)号：KR100281688B1
公开(公告)日：2001-02-15
申请号：KR1019980051098
申请日：1998-11-26
Applicant: 한국전자통신연구원
IPC: H03K3/00
Abstract: 마이크로프로세서의 내부클럭 생성기 및 클럭 파형의 위상이나 듀티 사이클의 정밀 제어용 또는 파형의 엣지 얼라인먼트 제어용 및 PLL의 위상 제어용에 활용하는 딜레이 체인 회로에 있어서, 종래의 방식은 개별 게이트들의 지연 특성을 이용하여 이들 게이트를 체인으로 연결, 필요한 만큼의 지연시간을 생성하였다. 이와 같은 방식은 고정식이므로 어떤 시스템을 설계 할 때마다 그 시스템에 알맞은 지연 회로를 그때그때 새로이 설계해야하는 불편함이 있었다. 본 발명은 이와 같은 딜레이 체인에 대하여 미세조정과 광역조정 기능을 부가하여 지연시간을 가변 할 수 있도록 구현 한 것이며, 소자 제조기술에 따른 개별 소자의 지연 특성 차이에 무관하게 집적회로 외부에서 사용자가 필요한 만큼의 지연 시간을 임의로 설정 할 수 있는 특징이 있다.
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公开(公告)号：KR1019920001397B1
公开(公告)日：1992-02-13
申请号：KR1019880017981
申请日：1988-12-30
Applicant: 한국전자통신연구원
Inventor： 이천희
IPC: H01L29/68
Abstract: The method for manufacturing trench epitaxial transistor cells comprises the steps of forming a trench capacitor and growing a field oxide layer thereon for isolating the devices to form a epitaxial layer (P-epi) by using a selective crystal growing process; forming a MOS transistor structure on the epitaxial layer; linking the storage electrode (N+-poly) of the trench capacitor to the N+-source/drain electrodes of the transistor; forming an N-well region on the epitaxial layer (P-epi) and forming a P+-S/D electrode by using a P+-S/D mask to form a CMOS transistor. The n+-poly and n+-S/D electrodes are automatically connected by using the selective crystal growth method.
Abstract translation: 用于制造沟槽外延晶体管单元的方法包括以下步骤：形成沟槽电容器并在其上生长场氧化物层，以通过使用选择性晶体生长工艺隔离器件以形成外延层（P-epi）; 在外延层上形成MOS晶体管结构; 将沟槽电容器的存储电极（N + -oly）与晶体管的N +源极/漏极连接; 通过使用P + -S / D掩模在外延层（P-epi）上形成N阱区域并形成P + -S / D电极以形成CMOS晶体管。 n + - 聚和n + -S / D电极通过选择晶体生长法自动连接。
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Patent Agency Ranking
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公开(公告)号：KR100375828B1
公开(公告)日：2003-03-15
申请号：KR1020000066649
申请日：2000-11-10
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for generating a VHDL(Very High-speed integrated circuit Description Language) code by using the waveform transformation of an IP(Internet Protocol) interface is provided to be usefully applied to the designing of an asynchronous circuit excluding a main clock. CONSTITUTION: The method comprises steps of tabulating a truth table by enlarging a rising edge section in an optional sequential circuit waveform and dividing the waveform of input and output signals into many motion sections in a specific sequence(S1), classifying the input signals into a level signal and a pulse signal based on the output signals on the truth table(S2), simplifying the truth table and settling the remaining motion sequence(S3), drawing a flow chart of the remaining motion sequence depending on respective output signals(S4), writing a VHDL source code by referring to the flow chart(S5), and synthesizing an asynchronous electronic circuit with the VHDL source code by using a CAD(Computer-Aided Design) tool(S6).
Abstract translation: 目的：提供一种通过使用IP（互联网协议）接口的波形变换来生成VHDL（甚高速集成电路描述语言）代码的方法，以有用地应用于除主时钟以外的异步电路的设计。 本发明的方法包括以下步骤：通过放大可选顺序电路波形中的上升沿部分并将输入和输出信号的波形以特定顺序划分成许多运动部分（S1），将输入信号分类成 （S2）上输出信号和脉冲信号，简化真值表并建立剩余运动序列（S3），根据各自的输出信号绘制剩余运动序列的流程图（S4） ，通过参考流程图（S5）写入VHDL源代码，并且通过使用CAD（计算机辅助设计）工具（S6）将异步电子电路与VHDL源代码合成。
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公开(公告)号：KR1020010063188A
公开(公告)日：2001-07-09
申请号：KR1019990060176
申请日：1999-12-22
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: PURPOSE: A method for creating a sequence circuit through comparing truth value is provided to apply to an asynchronous circuit design not using a main clock by setting a flip-flop to be used and comparing a truth value by supposing a terminal to be matched to a signal in accordance with a wave form operation order and embodying a logic equation of the supposed terminal in an asynchronous circuit being mixed by a level input and a pulse input. CONSTITUTION: An input signal out of a wave form of an asynchronous circuit being mixed by a level input and a pulse input is divided into a level signal and a pulse signal, and one clock signal is set(100). A flip-flop to be applied is set in an application scheduled design rule, and an initialization signal capable of avoiding a previous status or an unknown status is added by setting a terminal having the same condition as a received input(120). An operation order is set by sectioning a wave form of a sequence circuit and a truth value table is prepared(140). A truth value comparing table is created by comparing a row of the truth value table in accordance with the operation order with a row of the truth value table of the set flip-flop(160). A "1" and "0" rows out of a plurality of terminal rows which are not decided in a receiving of input signal out of the flip-flop terminals are decided(180). A circuit is embodied by calculating a circuit equation for a final assignment terminal decision(200).
Abstract translation: 目的：提供一种通过比较真值创建序列电路的方法，以应用于通过设置要使用的触发器来使用不使用主时钟的异步电路设计，并通过假设要匹配的终端来比较真值 根据波形操作顺序的信号，并且包含在由电平输入和脉冲输入混合的异步电路中的假想终端的逻辑方程。 构成：由电平输入和脉冲输入混合的异步电路的波形中的输入信号被分为电平信号和脉冲信号，并且设置一个时钟信号（100）。 要应用的触发器被设置在应用计划设计规则中，并且通过设置具有与接收的输入（120）相同的条件的终端来添加能够避免先前状态或未知状态的初始化信号。 通过划分序列电路的波形来设置操作顺序，并准备真值表（140）。 通过将根据操作顺序的真值值行与设置的触发器（160）的真值表进行比较，创建真值比较表。 确定在触发器端子中的输入信号的接收中未决定的多个端子行中的“1”和“0”行（180）。 通过计算最终分配终端决定（200）的电路方程来体现电路。
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公开(公告)号：KR100609148B1
公开(公告)日：2006-08-04
申请号：KR1019990060176
申请日：1999-12-22
Applicant: 한국전자통신연구원
IPC: G06F17/50
Abstract: 본 발명은 레벨형 입력과 펄스형 입력이 혼합된 비동기 회로에서 사용하려는 플립플롭을 설정하고, 파형 동작 순서에 따라서 신호와 매칭시킬 단자를 가정하여 진리치를 비교한 후 가정한 단자의 논리 방정식을 구현하여 제시된 임의의 순차회로 파형을 생성하되, 주 클럭을 사용하지 않는 비동기형 회로 설계 시 유용하게 적용될 수 있는, 진리치 비교를 통한 순차회로 생성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제시된 다수의 입력파형에 응답하는 다수의 출력파형이 출력되는 비동기 펄스형 순차회로를 생성하는 방법에 있어서, 상기 제시된 임의의 입력파형을 레벨신호와 펄스신호로 구분하고, 원하는 하나의 출력파형을 선택하는 단계; 상기 입력파형 및 선택된 출력파형에 대응하는 플립플롭을 선택하고, 선택된 플립플롭의 제1 진리표를 구하는 단계; 상기 입력신호에 응답하여 상기 플립플롭의 단자를 선택한 후, 선택된 상기 플립플롭의 단자에 이전상태 또는 언-노운 상태를 피할 수 있는 초기화 신호를 인가하는 단계; 상기 입력신호의 파형을 다수개의 동작 구간으로 나눈 제2 진리표를 생성하는 단계; 상기 제1 진리표의 행과 상기 제2 진리표의 행을 서로 비교하여 진리치 비교표를 생성하는 단계; 상기 비교표에 따라 상기 플립플롭의 단자에 입력되는 상기 입력신호를 선택하는 단계; 및 상기 입력신호를 선택하는 단계에서 상기 플립플롭의 단자 중 미확정된 단자에 입력될 신호로 "1" 또는 "0" 를 판별하여 입력시키는 단계를 포함하는 순차회로 생성방법을 제공한다.
순차회로생성방법, 플립플롭, 진리치표, 진리치 비교표, 레벨신호, 펄스신호
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