公开(公告)号：KR100237180B1

公开(公告)日：2000-01-15

申请号：KR1019970018894

申请日：1997-05-16

Applicant: 한국전자통신연구원

Inventor： 조남인 ,  남형진 ,  김보우

IPC: H01L29/78

Abstract: 본 발명은 종래의 실리콘 채널로 만들어지는 MOS 트랜지스터와는 달리 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터의 구조에 관한 것으로, 게이트 산화막의 하단 채널 영역에 실리콘 게르마늄층, 델타 도핑층, 콘트롤층을 구비하는 것을 특징으로 한다. 본 발명에 따른 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터는 채널 영역의 불순물 분포와 물질의 변화에 의해 결정되는 에너지 밴드 구조에 의해 델타 도핑층에 초기에 주입된 불순물이 소자의 단자에 인가되는 전압 조건에 따라 표면에 갇히게 되며, 이로써 불순물 산란 현상이 없는 전도 채널이 형성되어 소자의 동작 속도를 증가시키는 효과가 있으며, 또한 델타 도핑층 하단의 콘트롤층의 두께와 불순물 도핑 정도에 따라 문턱 전압, 스윙, 디아이비엘 등과 같은 소자의 주요 특성을 쉽게 조정할 수 있다.

公开(公告)号：KR100076628B1

公开(公告)日：1994-08-24

申请号：KR1019900021820

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 강상원 ,  조남인 ,  조덕호

IPC: H01L27/108

公开(公告)号：KR1019940004596B1

公开(公告)日：1994-05-25

申请号：KR1019900021820

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 강상원 ,  조남인 ,  조덕호

IPC: H01L27/108

Abstract: forming an oxide 11 on a substrate on which a transistor source is formed, and selectively etching the oxide, and then forming a polysilicon layer 12, a nitride layer 13, a polysilicon layer 14, a nitride layer 15 and a low temperature oxide on the overall surface of the substrate; etching the low temperature oxide 16 and the nitride layer 15 to form a storage node pattern, and etching the polysilicon layer 14 to form a pillar-shaped polysilicon layer pattern 14 and then removing the oxide pattern; forming an oxide 17 on the side of the pattern 14; removing the layer 15, an exposed portion of the nitride layer 13 and the layer 12, and then etching the pattern 14 and the exposed portion of the layer 13; forming a polysilicon layer 18 on the surfece of the substrate, and dry etching the layer 18 to be left only on the side of the oxide 17; wet etching the oxide 17 and the nitride 13 to form a storage node, and forming an insulating layer on the storage node, and then forming a plate electrode on the insulating layer, thereby increasing the capacitance of the semiconductor memory.

Abstract translation: 在其上形成晶体管源的衬底上形成氧化物11，并选择性地蚀刻氧化物，然后在其上形成多晶硅层12，氮化物层13，多晶硅层14，氮化物层15和低温氧化物 基片整体表面; 蚀刻低温氧化物16和氮化物层15以形成存储节点图案，并蚀刻多晶硅层14以形成柱状多晶硅层图案14，然后除去氧化物图案; 在图案14的侧面上形成氧化物17; 去除层15，氮化物层13和层12的暴露部分，然后蚀刻图案14和层13的暴露部分; 在衬底上形成多晶硅层18，并且将层18干燥蚀刻以仅留在氧化物17的侧面上; 湿蚀刻氧化物17和氮化物13以形成存储节点，并在存储节点上形成绝缘层，然后在绝缘层上形成平板电极，从而增加半导体存储器的电容。

公开(公告)号：KR1019920013697A

公开(公告)日：1992-07-29

申请号：KR1019900021820

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 강상원 ,  조남인 ,  조덕호

IPC: H01L27/108

Abstract: 내용 없음

公开(公告)号：KR1019980083547A

公开(公告)日：1998-12-05

申请号：KR1019970018894

申请日：1997-05-16

Applicant: 한국전자통신연구원

Inventor： 조남인 ,  남형진 ,  김보우

IPC: H01L29/78

Abstract: 본 발명은 종래의 실리콘 채널로 만들어지는 MOS 트랜지스터와는 달리 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터의 구조에 관한 것으로, 게이트 산화막의 하단 채널 영역에 실리콘 게르마늄층, 델타 도핑층, 콘트롤층을 구비하는 것을 특징으로 한다. 본 발명에 따른 실리콘 게르마늄 전도 채널을 갖는 MOS 트랜지스터는 채널 영역의 불순물 분포와 물질의 변화에 의해 결정되는 에너지 밴드 구조에 의해 델타 도핑층에 초기에 주입된 불순물이 소자의 단자에 인가되는 전압 조건에 따라 표면에 갇히게 되며, 이로써 불순물 산란 현상이 없는 전도 채널이 형성되어 소자의 동작 속도를 증가시키는 효과가 있으며, 또한 델타 도핑층 하단의 콘트롤층의 두께와 불순물 도핑 정도에 따라 문턱 전압, 스윙, 디아이비엘 등과 같은 소자의 주요 특성을 쉽게 조정할 수 있다.