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公开(公告)号：KR1020150097323A
公开(公告)日：2015-08-26
申请号：KR1020140018701
申请日：2014-02-18
Applicant: 한국전자통신연구원
IPC: H04L27/26
CPC classification number: H04L27/2659 , H04L27/266
Abstract: OFDM 시스템에서 CFO 측정 방법 및 장치가 개시되어 있다. OFDM 시스템에서 CFO를 추정하는 방법은 입력된 훈련 심볼을 기반으로 제1 거친 추정치, 제2 거친 추정치 및 미세 추정치를 산출하는 단계, 미세 추정치를 기반으로 제1 거친 추정치의 정수 부분 및 제2 거친 추정치의 정수 부분을 산출하는 단계, 제1 거친 추정치의 정수 부분 및 제2 거친 추정치의 정수 부분을 기반으로 추정 범위가 확장된 정수 부분의 CFO 추정치를 산출하는 단계와 추정 범위가 확장된 정수 부분의 CFO 추정치와 미세 추정치를 더하여 정규화된 최종 CFO 추정치를 산출하는 단계를 포함할 수 있되, 입력된 훈련 심볼은 단일 주파수(single frequency)를 가질 수 있다.
Abstract translation: 公开了一种用于测量OFDM系统中的载波频率偏移（CFO）的方法和装置。 用于测量OFDM系统中的CFO的方法可以包括以下步骤：基于输入的训练符号输出第一粗略估计，第二粗略估计和精细估计; 基于所述精细估计来输出所述第一和第二粗略估计的整数部分; 基于第一和第二粗略估计的整数部分，以扩大的估计范围输出整数部分的CFO估计; 并输出通过将扩展的估计范围和精细估计相加的CFO估计来归一化的最终CFO估计，其中输入的训练符号可以具有单个频率。
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公开(公告)号：KR1019950011625B1
公开(公告)日：1995-10-06
申请号：KR1019930027623
申请日：1993-12-14
IPC: H03K27/00
CPC classification number: H03L7/087 , H03L7/0891 , H03L7/14 , H04J3/0688 , H04L7/0083 , H04L7/033
Abstract: a main oscillation loop for holding an installed reference clock by using transmitted input data; a self oscillation loop which operates when a line is short-circuited or when restoring after power off by using a reference clock in a multiplexing device; a loop selection switch connected to the main oscillation loop and self oscillation loop, for operating the main oscillation loop at a normal operation and the self oscillation loop when a line is short-circuited or when restoring power; a data signal sensing unit connected to the loop selection switch, for sensing the data signal on a transmission line to sense the short-circuiting of the transmission line; and a power sensing circuit connected to the loop selection switch, for sensing the power state to sense the power restoring state when restoring the power.
Abstract translation: 主振荡环路，用于通过使用传输的输入数据保持安装的参考时钟; 当线路短路时或当通过在多路复用装置中使用参考时钟而在掉电后恢复时工作的自振荡环路; 连接到主振荡环路和自振荡环路的环路选择开关，用于在正常操作时操作主振荡环路，以及当线路短路或恢复供电时的自振荡环路; 连接到环路选择开关的数据信号感测单元，用于感测传输线上的数据信号，以感测传输线的短路; 以及连接到所述环路选择开关的功率感测电路，用于在恢复所述电力时感测所述功率状态以感测所述功率恢复状态。
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公开(公告)号：KR1019920007101B1
公开(公告)日：1992-08-24
申请号：KR1019890020549
申请日：1989-12-30
IPC: H04L12/825 , H04L12/26
Abstract: The apparatus is fit for realizing level one function of 7-class open layer system for data communication protocol of ISDN exchange system. The apparatus includes a time switch interface unit (37) for receiving 2MCLK and FS signal of a time switch and for transmitting data having speed of 2.048 Mbps to a time switch, a bit speed changer (51) for changing 64 Kbps or 56 Kbps data up to 2.048 Mbps, and for vice-versa, a parity code checker (52) for inserting parity or detecting parity bit, an error detection circuit (53) for detecting error of 2MCLK and FS signal, a data channel interfacing unit (56) for enabling a terminal or a protocol chip to receive or to transmit 64 Kbps and 56 Kbps, and a loop back controller (55) for detecting error of link.
Abstract translation: 该装置适用于实现ISDN交换系统数据通信协议7级开放层系统的一级功能。 该装置包括用于接收时间转换器的2MCLK和FS信号并用于将速度为2.048Mbps的数据发送到时间交换机的时间切换接口单元（37），用于改变64Kbps或56Kbps数据的比特变换器（51） 高达2.048Mbps，反之亦然，用于插入奇偶校验或检测奇偶校验位的奇偶校验码检测器（52），用于检测2MCLK和FS信号的错误的错误检测电路（53），数据信道接口单元（56） 用于使终端或协议芯片能够接收或传输64Kbps和56Kbps，以及用于检测链路错误的环回控制器（55）。
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Patent Agency Ranking
公开(公告)号：KR1019950022092A
公开(公告)日：1995-07-26
申请号：KR1019930026314
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H03K5/22
Abstract: 본 발명은 휴대용 기기 등과 같이 전력소비를 최소화 시키려는 장치에 적용할 수 있는 초 저소비전력의 비교기를 제공하는 것에 목적이 있는 것으로, 본 발명의 회로는 입력전압신호들(V1,V2)을 전류신호들로 변환하는 역할을 하는 두개의 트랜지스터(1101,1102)와, 래치동작이 수행될 때(즉, 래치신호(L
A )가 하이레벨일 때)에는 도통 상태로 되어 상기 전류신호들이 출력단(1124,1125)에 전달되게 하는 스위치용 트랜지스터(1103,1104)와, 이 트랜지스터들(1103,1104)와 직렬로 연결되고 정궤환구조를 이루며 제1의 전원(V
DD )으로 부터 각각 제공되는 신호들을 증폭하여 비교대상 입력신호의 논리레벨을 결정하는 트랜지스터들(1105,1106)과, 상기 트랜지스터들(1105,1106)과 병렬로 각각 연결되고 래치 동작이 수행되지 않을 때 상기 출력단(1124,1125)각각이 하이레벨을 유지 도록 하는 트랜지스터들(1107,1108)과, 상기 출려단 1124 및 1125 각각의 전위에 따라서 상기 트랜지스터 1105와 1106 각각의 제어단자로 각각 공급되는 전위가 상기 입력신호 V1 및 V2 각각의 전위 또는 접지 전위(V
SS )와 동일하도록 하여 상기 트랜지스터 1105 및 1106을 부도통시킴으로써 소비전류가 0이 되게 하는 트랜지스터들(1109,1110,1151,1152)를 포함한다.-
公开(公告)号：KR1019960005196B1
公开(公告)日：1996-04-22
申请号：KR1019930026314
申请日：1993-12-03
Applicant: 한국전자통신연구원
IPC: H03K5/22
CPC classification number: H03K3/356156 , G11C7/062 , H03F3/45076 , H03K3/356139 , H03K3/356191 , H03K5/2481 , H03K5/249
Abstract: The comparator circuit for low power-consumption comprises: a 1st TR and a 2nd TR for converting the 1st and the 2nd input voltage signal into a 1st and a 2nd current signal respectively; a 3rd TR and a 4th TR for switching and not transmitting the operation of the first and the second input voltage signal into a 1st and 2nd output stage by cutting off respectively the flow of the 1st and 2nd current signal; a 5th and a 6th TR for determining respectively a logic level of the 1st and the 2nd input voltage signals by amplifying the 1st and the 2nd current signals converted from the 1st TR and the 2nd TR according to the 1st and the 2nd input voltage signals, and having forward feedback structure; a 7th and 8th TR for maintaining constant level state of voltage respectively of the 1st and the 2nd output stage where the 5th and the 6th TR don't latch operation according to the logic level respectively from the 5th and the 6th TR; and a 9th and a 10th TR for feedbacking not to flow into the ground a current of steady state by constant level state current feedback of the 1st and the 2nd output port respectively maintained by the 7th and the 8th TR.
Abstract translation: 用于低功耗的比较器电路包括：第一TR和第二TR，用于分别将第一和第二输入电压信号转换为第一和第二电流信号; 第三TR和第四TR，用于切换并且不通过分别切断第一和第二电流信号的流动而将第一和第二输入电压信号的操作传送到第一和第二输出级; 第五和第六TR，用于通过根据第一和第二输入电压信号放大从第一TR和第二TR转换的第一和第二电流信号来分别确定第一和第二输入电压信号的逻辑电平， 并具有前向反馈结构; 第七和第八TR，分别保持第一和第二输出级的恒定电平状态，其中第五和第六TR不分别根据第五和第六TR的逻辑电平锁存操作; 以及分别由第7和第8 TR保持的第1输出端口和第2输出端口的恒定电平状态电流反馈来反馈不流入地电平稳态的第9和第10 TR。
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公开(公告)号：KR1019980040310A
公开(公告)日：1998-08-17
申请号：KR1019960059485
申请日：1996-11-29
Applicant: 한국전자통신연구원
Inventor： 최해욱
IPC: G06F9/46
Abstract: 본 발명은 프로그램 가능한 마스크와 마스크의 각코드를 구성하는 비트들에 대한 돈 캐어(don't care) 여부를 가리키는 1비트 레지스터를 통해 프로그램 수행 중 마스크의 코드 세트 일부 또는 전부를 교환할 수 있도록 하여 전체 응용 프로그램의 수행 시간을 기존 방법보다 한층 더 감소시킬 수 있도록 한 내용 주소화 기억장치(CAM : Content Addressable Memory)를 이용한 다기 분지 구조 및 다기 분지 구현 방법에 관한 것이다.
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公开(公告)号：KR100227785B1
公开(公告)日：1999-11-01
申请号：KR1019960059485
申请日：1996-11-29
Applicant: 한국전자통신연구원
Inventor： 최해욱
IPC: G06F9/46
Abstract: 본 발명은 프로그램 가능한 마스크와 마스크의 각코드를 구성하는 비트들에 대한 돈 캐어(don't care) 여부를 가리키는 1비트 레지스터를 통해 프로그램 수행 중 마스크의 코드 세트 일부 또는 전부를 교환할 수 있도록 하여 전체 응용 프로그램의 수행 시간을 기존 방법보다 한층 더 감소시킬 수 있도록 한 내용 주소화 기억장치(CAM : Content Addressable Memory)를 이용한 다기 분지 구조 및 다기 분지 구현 방법에 관해 개시된다.
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