公开(公告)号：WO2015176985A1

公开(公告)日：2015-11-26

申请号：PCT/EP2015/060351

申请日：2015-05-11

Applicant: ABB TECHNOLOGY AG

Inventor： COTTET, Didier ,  CAVALLINI, Giacomo ,  HARTMANN, Samuel ,  KICIN, Slavo

IPC: H01L23/64 ,  H01L23/373 ,  H01L25/07

CPC classification number: H01L25/072 ,  H01L23/3735 ,  H01L23/49811 ,  H01L23/5385 ,  H01L23/645 ,  H01L2224/0603 ,  H01L2224/48137 ,  H01L2224/48139 ,  H01L2224/48227 ,  H01L2224/4846 ,  H01L2224/49111 ,  H01L2224/49113 ,  H01L2224/49175 ,  H01L2924/19107

Abstract: A semiconductor half-bridge module (10) comprises a first substrate (28) with at least one metallization layer (34) on at least one side, a first line (38a) of semiconductor chips (24a, 24b) electrically and mechanically bonded to a metallization layer (34) of the first substrate (28), a second line (38b) of semiconductor chips (24a, 24b) electrically and mechanically bonded to a metallization layer (34) of the first substrate (28), and a second substrate (30) mechanically bonded with one side to a metallization layer (34) of the first substrate (28) between the first line (38a) and the second line (38b), the second substrate (30) having at least one metallization layer (34e) on a second opposite side providing a DC contact (22) of the module (10). An electrical contact (26) of the semiconductor chips (24a, 24b) of the first line (38a) and/or of the second line (38b) is directly electrically connected to a metallization layer of the second substrate (30). The semiconductor chips (24a, 24b) form a first switch (14) and a second switch (16) of a half-bridge (12), such that a current between the first switch (14) and the second switch (16) flows below the second substrate (30).

Abstract translation: 半导体半桥模块（10）包括在至少一侧具有至少一个金属化层（34）的第一衬底（28），半导体芯片（24a，24b）的第一线（38a），电和机械地结合到 所述第一基板（28）的金属化层（34），与所述第一基板（28）的金属化层（34）电气和机械结合的半导体芯片（24a，24b）的第二线（38b） 衬底（30）在第一线（38a）和第二线（38b）之间与一侧机械地结合到第一衬底（28）的金属化层（34），第二衬底（30）具有至少一个金属化层 （34e）在提供模块（10）的DC触点（22）的第二相对侧上。 第一线（38a）和/或第二线（38b）的半导体芯片（24a，24b）的电触点（26）直接电连接到第二基板（30）的金属化层。 半导体芯片（24a，24b）形成半桥（12）的第一开关（14）和第二开关（16），使得第一开关（14）和第二开关（16）之间的电流流过 在第二基板（30）的下方。

公开(公告)号：WO2015086184A1

公开(公告)日：2015-06-18

申请号：PCT/EP2014/070729

申请日：2014-09-29

Applicant: ABB TECHNOLOGY AG

Inventor： SCHUDERER, Jürgen ,  COTTET, Didier ,  HABERT, Mathieu ,  KICIN, Slavo ,  KEARNEY, Daniel ,  CANALES, Francisco

IPC: H01L25/07 ,  H01L23/46 ,  H01L23/473

CPC classification number: H01L25/074 ,  H01L23/3735 ,  H01L23/427 ,  H01L23/473 ,  H01L23/49811 ,  H01L24/36 ,  H01L24/40 ,  H01L24/41 ,  H01L2224/40095 ,  H01L2224/40137 ,  H01L2224/40225 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2224/83801 ,  H01L2224/8384 ,  H01L2224/84801 ,  H01L2224/8484 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00 ,  H01L2224/37099

Abstract: A semiconductor stack arrangement (100, 100') and a power semiconductor module with such stack arrangement (100, 100') is proposed. The stack arrangement (100, 100') comprises a first semiconductor chip (102) with a planar terminal (106) mounted to a side (108) of the first semiconductor chip (102) and a second semiconductor chip (104) with a planar terminal (116) mounted to a side (118) of the second semiconductor chip (104). The stack arrangement (100, 100') further comprises an interposer (128, 128') arranged between the first semiconductor chip (102) and the second semiconductor chip (104), which interposer (128, 128) is adapted for electrically connecting the planar terminal (106) of the first semiconductor chip (102) and the planar terminal (116) of the second semiconductor chip (104). A first side (130) of the interposer (128, 128') is in thermal contact with the planar terminal (106) of the first semiconductor chip (102) and a second side (132) of the interposer (128, 128') is in thermal contact with the planar terminal (116) of the second semiconductor chip (104), and the interposer (128, 128') comprises a at least one channel or a plurality of channels (134) adapted for cooling the first semiconductor chip (102) and the second semiconductor chip (104). The interposer is manufactured from an electrically and thermally conductive material and/or alloy.

Abstract translation: 提出了一种具有这种堆叠装置（100,100'）的半导体堆叠装置（100,100'）和功率半导体模块。 堆叠装置（100,100'）包括第一半导体芯片（102），其具有安装到第一半导体芯片（102）的侧面（108）的平面端子（106）和具有平面的第二半导体芯片（104） 端子（116）安装到第二半导体芯片（104）的侧面（118）。 堆叠装置（100,100'）还包括布置在第一半导体芯片（102）和第二半导体芯片（104）之间的插入器（128,128'），该插入器（128,128）适于电连接 第一半导体芯片（102）的平面端子（106）和第二半导体芯片（104）的平面端子（116）。 插入器（128,128'）的第一侧（130）与第一半导体芯片（102）的平面端子（106）和插入件（128,128'）的第二侧（132）热接触， 与第二半导体芯片（104）的平面端子（116）热接触，并且插入器（128,128'）包括适于冷却第一半导体芯片的至少一个通道或多个通道（134） （102）和第二半导体芯片（104）。 插入器由导电和导热材料和/或合金制成。

公开(公告)号：WO2015121015A1

公开(公告)日：2015-08-20

申请号：PCT/EP2015/050611

申请日：2015-01-14

Applicant: ABB TECHNOLOGY AG

Inventor： HARTMANN, Samuel ,  COTTET, Didier ,  KICIN, Slavo

IPC: H01L23/64 ,  H01L25/07 ,  H03K17/082 ,  H03K17/12

CPC classification number: H01L29/7393 ,  H01L23/02 ,  H01L23/645 ,  H01L24/48 ,  H01L25/072 ,  H01L27/088 ,  H01L29/41708 ,  H01L29/4232 ,  H01L2224/4813 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/13055 ,  H02M1/088 ,  H03K17/0424 ,  H03K17/08116 ,  H03K17/0828 ,  H03K17/127 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/85399 ,  H01L2224/05599

Abstract: A semiconductor module (10) comprises at least one semiconductor chip (12) comprising at least one semiconductor switch (14) having a collector (18), emitter (22) and gate (20), a collector terminal (24) connected to the collector (18), gate terminal (26) connected to the gate (20), an emitter terminal (28) connected to the emitter (22) via an emitter conductor path (30) having an emitter inductance (32), an auxiliary emitter terminal (38) connected to the emitter (22), a first conductor path (34) connected to the emitter (22), and a second conductor path (36) connected to the emitter (22) having a different mutually inductive coupling with the emitter conductor path (30) as the first conductor path (34). The first conductor path (34) and the second conductor path (36) are connectable to the auxiliary emitter terminal (38) and/or the first conductor path (34) is connected to the auxiliary emitter terminal (38) and the second conductor path (36) is connected to a second auxiliary emitter terminal (44). The semiconductor switch (14) is an IGBT and each of the first conductor path (34) and the second conductor path (36) comprises bridging points (40) for connecting the respective conductor path to the auxiliary emitter terminal (38).

Abstract translation: 半导体模块（10）包括至少一个半导体芯片（12），其包括至少一个具有集电极（18），发射极（22）和栅极（20）的半导体开关（14），集电极端子（24） 集电极（18），连接到栅极（20）的栅极端子（26），经由具有发射极电感（32）的发射极导体路径（30）连接到发射极（22）的发射极端子（28） 连接到发射器（22）的端子（38），连接到发射器（22）的第一导体路径（34）和连接到发射器（22）的第二导体路径（36），其具有与 发射极导体路径（30）作为第一导体路径（34）。 第一导体路径（34）和第二导体路径（36）可连接到辅助发射极端子（38）和/或第一导体路径（34）连接到辅助发射极端子（38）和第二导体路径 （36）连接到第二辅助发射极端子（44）。 半导体开关（14）是IGBT，并且第一导体路径（34）和第二导体路径（36）中的每一个包括用于将各个导体路径连接到辅助发射极端子（38）的桥接点（40）。