公开(公告)号：KR20180030147A

公开(公告)日：2018-03-21

申请号：KR20187004420

申请日：2016-06-15

Applicant: APPLE INC

Inventor： LAI KWAN YU ,  ZHAI JUN ,  HU KUNZHONG

IPC: H01L25/065 ,  H01L23/00 ,  H01L23/31 ,  H01L23/48 ,  H01L23/538 ,  H01L25/00 ,  H01L25/10

CPC classification number: H01L25/0657 ,  H01L21/486 ,  H01L21/568 ,  H01L21/6835 ,  H01L21/7684 ,  H01L23/147 ,  H01L23/3107 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/5384 ,  H01L23/5385 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/80 ,  H01L24/89 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/10 ,  H01L25/105 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2924/181 ,  H01L2924/186

Abstract: 패키지및 3D 다이적층공정들이기술된다. 일실시예에서, 패키지는산화물층 내에봉지된제1 레벨다이및 산화물층을통해연장되는복수의관통산화물비아(TOV)를포함하는제1 패키지레벨에하이브리드접합된제2 레벨다이를포함한다. 일실시예에서, TOV들및 제1 레벨다이는약 20 마이크로미터이하의높이를갖는다.

Abstract translation: 描述了封装和3D模具层压工艺。 在一个实施方案中，该包装包括第二电平的混合结模具含有经由穿过管芯的第一水平延伸穿过氧化物多个的（TOV），和在所述氧化物层密封所述氧化物层中的第一包的水平。 在一个实施例中，TOV和第一级模具具有约20微米或更小的高度。

公开(公告)号：DE112019001908T5

公开(公告)日：2021-01-28

申请号：DE112019001908

申请日：2019-03-28

Applicant: APPLE INC

Inventor： DABRAL SANJAY ,  KILIC BAHATTIN ,  ZHAO JIE-HUA ,  HU KUNZHONG ,  RYU SUK-KYU

IPC: H01L25/065 ,  G06F13/40 ,  G11C5/06 ,  H01L25/18

Abstract: Es werden Multichipsysteme (100) und Strukturen zur modularen Skalierung beschrieben. In einigen Ausführungsformen wird eine Schnittstellenleiste (150) verwendet, um benachbarte Chips (102, 104) zu koppeln. Zum Beispiel kann eine Kommunikationsleiste (150) verwendet werden, um Logikchips (104) zu koppeln, und die Speicherleiste (150) kann verwendet werden, um mehrere Speicherchips (102) mit einem Logikchip (104) zu koppeln.

公开(公告)号：DE112021000867B4

公开(公告)日：2025-01-16

申请号：DE112021000867

申请日：2021-01-28

Applicant: APPLE INC

Inventor： DABRAL SANJAY ,  CAO ZHITAO ,  HU KUNZHONG ,  ZHAI JUN

IPC: H01L23/50 ,  H01L23/538

Abstract: Elektronisches Gehäuse (1100, 1200, 1700), umfassend:eine Umverteilungsschicht, RDL, (1140, 1240, 1780); undeinen an die RDL (1140, 1240, 1780) gekoppelten Chip (1150, 1250, 1750); undwobei die RDL (1140, 1240, 1780) eine 3D-Verbindungsstruktur für Leistung und Signalübertragung zum Chip (1150, 1250, 1750) einschließt, und ferner umfassend ein Chiplet (1110, 1210, 1550, 1730), wobei sich das Chiplet (1110, 1210, 1550, 1730) zumindest teilweise direkt unterhalb des Chips (1150, 1250, 1750) befindet und eine Leistungs-Mesh-Ebene (1544, 1744) umfasst; undwobei die 3D-Verbindungsstruktur einen Leistungsstab (1373) unterhalb einer Vielzahl von Kontaktpads (1380) umfasst, wobei der Leistungsstab (1373) eine positive Stromversorgung für den Chip (1150, 1250, 1750) liefert, wobei der Chip (1150, 1250, 1750) mit der Vielzahl von Kontaktpads (1380) verbunden ist; undwobei die Leistungs-Mesh-Ebene (1544, 1744) elektrisch mit dem Leistungsstab (1373) gekoppelt ist.

公开(公告)号：DE112021000867T5

公开(公告)日：2022-12-29

申请号：DE112021000867

申请日：2021-01-28

Applicant: APPLE INC

Inventor： DABRAL SANJAY ,  CAO ZHITAO ,  HU KUNZHONG ,  ZHAI JUN

IPC: H01L23/50 ,  H01L23/538

Abstract: Es werden elektronische Gehäusestrukturen und Systeme beschrieben, bei denen eine 3D-Verbindungsstruktur in eine Gehäuse-Umverteilungsschicht und/oder ein Chiplet zur Leistungs- und Signalabgabe an einen Chip integriert ist. Solche Strukturen können die Eingangs-Ausgangs-Dichte (E/A) und die Routing-Qualität für Signale erheblich verbessern, während die Leistungsabgabe machbar bleibt.

公开(公告)号：WO2016140819A3

公开(公告)日：2016-10-13

申请号：PCT/US2016018804

申请日：2016-02-19

Applicant: APPLE INC

Inventor： ZHAI JUN ,  HU KUNZHONG ,  LAI KWAN-YU ,  PANG MENGZHI ,  ZHONG CHONGHUA ,  YANG SE YOUNG

IPC: H01L23/31 ,  H01L21/56 ,  H01L23/538

CPC classification number: H01L25/0652 ,  H01L21/568 ,  H01L23/3135 ,  H01L23/49816 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/96 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/08167 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/27318 ,  H01L2224/2732 ,  H01L2224/27436 ,  H01L2224/2919 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/81193 ,  H01L2224/83191 ,  H01L2224/83855 ,  H01L2224/83862 ,  H01L2224/83874 ,  H01L2224/92244 ,  H01L2224/94 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06572 ,  H01L2924/1431 ,  H01L2924/1433 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1461 ,  H01L2924/18161 ,  H01L2924/18162 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19105 ,  H01L2224/27 ,  H01L2924/014

Abstract: Packages and methods of formation are described. In an embodiment, a system in package (SiP) includes first (130) and second (180) redistribution layers (RDLs), and a plurality of die (110,150) attached to the front and back side of the first RDL. The first and second RDLs are coupled together with a plurality of conductive pillars (140) extending from the back side of the first RDL to a front side of the second RDL.

Abstract translation: 描述了包装和形成方法。 在一个实施例中，封装系统（SiP）包括第一（130）和第二（180）再分配层（RDL）以及连接到第一RDL的前侧和后侧的多个管芯（110,150）。 第一和第二RDL与从第一RDL的后侧延伸到第二RDL的前侧的多个导电柱（140）耦合在一起。