公开(公告)号：FR3028350A1

公开(公告)日：2016-05-13

申请号：FR1460849

申请日：2014-11-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： REBOH SHAY ,  GRENOUILLET LAURENT ,  MORAND YVES

IPC: H01L21/02 ,  G02B5/18 ,  H01L21/8232

Abstract: Procédé pour réaliser au moins un motif dans une couche reposant sur un support comprenant des étapes consistant à : a) rendre amorphe au moins un premier bloc (131) d'une couche supérieure de matériau cristallin reposant sur une première couche de support amorphe, tandis que la structure cristalline d'un deuxième bloc (132) de la couche supérieure accolé et juxtaposé audit premier bloc (131) est conservée, b) effectuer une recristallisation partielle du premier bloc (131) en se servant d'au moins une face latérale du deuxième bloc (132) en contact avec le premier bloc comme zone de départ d'un front de recristallisation, la recristallisation partielle étant effectuée de manière à conserver une région de matériau amorphe (1311) dans le premier bloc, c) effectuer une gravure sélective du matériau amorphe de la couche supérieure vis-à-vis du matériau cristallin de la couche supérieure de manière à former au moins un premier motif dans la couche supérieure.

公开(公告)号：FR3014244B1

公开(公告)日：2018-05-25

申请号：FR1361838

申请日：2013-11-29

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： REBOH SHAY ,  MORAND YVES ,  MORICEAU HUBERT

IPC: H01L29/06

公开(公告)号：FR3014244A1

公开(公告)日：2015-06-05

申请号：FR1361838

申请日：2013-11-29

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： REBOH SHAY ,  MORAND YVES ,  MORICEAU HUBERT

IPC: H01L29/06

Abstract: Procédé de réalisation d'un dispositif microélectronique doté de zones contraintes différentes dans la couche superficielle d'un substrat de type semi-conducteur sur isolant comprenant une amorphisation d'une région de la couche superficielle puis une recristallisation latérale de ladite région à partir de zones cristallines accolées à cette région.

公开(公告)号：FR3028350B1

公开(公告)日：2018-09-28

申请号：FR1460849

申请日：2014-11-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： REBOH SHAY ,  GRENOUILLET LAURENT ,  MORAND YVES

IPC: H01L21/02 ,  G02B5/18 ,  H01L21/8232

公开(公告)号：FR3113767B1

公开(公告)日：2022-12-02

申请号：FR2008832

申请日：2020-08-31

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： NIEBOJEWSKI HEIMANU ,  PLANTIER CHRISTOPHE ,  REBOH SHAY

IPC: H01L21/02 ,  H01L21/84

Abstract: Réalisation d’une structure de transistor comprenant dans cet ordre :- former sur la couche semi-conductrice superficielle et de part et d’autre d’espaceurs isolants, des blocs semi-conducteurs en SixGe1-x, les blocs semi-conducteurs ayant des facettes latérales,- croissance d’une couche à base de silicium sur les blocs semi-conducteurs, de manière à remplir des cavités situées entre lesdites facettes et lesdits espaceurs isolants,- oxydation thermique pour effectuer un enrichissement en germanium de portions semi-conductrices (31a, 31b) de la couche semi-conductrice superficielle (12) disposées de part et d’autre des espaceurs. Figure pour l’abrégé : figure 2F.

公开(公告)号：FR3113981B1

公开(公告)日：2022-08-19

申请号：FR2009167

申请日：2020-09-10

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  COLINGE JEAN-PIERRE

IPC: H01L29/78

Abstract: Procédé de fabrication d’une zone dopée d’un dispositif microélectronique L’invention concerne un procédé de formation d’une région source/drain (51, 52) d’un transistor, comprenant les étapes suivantes : - Fournir un substrat (1) portant un motif de transistor (2), comprenant une portion de base (10) présentant une face supérieure (100) allongée le long d’un axe (x), un canal (20, 21) surmontant la portion de base (10), et un espaceur (4) entourant transversalement une portion latérale (210, 220) du canal (20, 21), - former une couche de protection (40) sur une facette (211a-211i, 221a-221i) du canal, de manière à empêcher une oxydation de la portion latérale (210, 220) du canal (20) - Former une portion d’isolation supplémentaire (110, 120) dans la portion de base (10), par oxydation à partir de la face supérieure (100), - Retirer la couche de protection (40) de façon à exposer la facette (211a-211i, 221a-221i), - Former par épitaxie latérale, la région source/drain (51, 52) à partir de ladite facette (211a-211i, 221a-221i). Figure pour l’abrégé : Fig. 2D

公开(公告)号：FR3118828A1

公开(公告)日：2022-07-15

申请号：FR2100362

申请日：2021-01-14

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  LARREY VINCENT ,  FOURNEL FRANK

IPC: H01L21/762 ,  H01L21/203 ,  H01L21/763

Abstract: Titre Procédé de collage direct de substrats L’invention concerne un procédé de collage direct d’un premier substrat S1 sur un deuxième substrat S2. Il comprend : • la mise en contact des substrats par des première et deuxième surfaces dites de collage, de sorte à former une interface de collage I entre eux, puis • l’application d’un traitement thermique adapté pour fermer ladite interface de collage I. Le procédé comprend en outre, avant l’étape de mise en contact, la formation, sur le premier substrat et/ou sur le deuxième substrat, d’une couche de collage 13, 23 en un matériau semi-conducteur amorphe comportant des éléments dopants, une face de ladite couche de collage constituant une des deux surfaces de collage. Le procédé permet de fabriquer, à basse température (inférieure à 900°C), une structure composite comprenant, au niveau de l’interface I, une couche susceptible d’être électriquement conductrice, de sorte que cette structure soit adaptée à l’intégration monolithique en 3D de composants microélectroniques. Figure pour l’abrégé : Fig. 2B

公开(公告)号：FR3088482B1

公开(公告)日：2021-05-14

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：FR3090195B1

公开(公告)日：2021-04-02

申请号：FR1873209

申请日：2018-12-18

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY

IPC: H01L21/8234

Abstract: L’invention concerne un procédé de fabrication d’un transistor à effet de champ (1), comprenant les étapes de : -fourniture d’une structure incluant une première couche de matériau semi-conducteur (102), une deuxième couche de matériau semi-conducteur dopé (103) disposée sur la première couche de matériau-semi-conducteur et présentant une composition différente de celle de la première couche (102), deux espaceurs (120) en matériau diélectrique disposés sur la deuxième couche de matériau semi-conducteur (103) et séparés par une gorge (140), ladite deuxième couche de matériau semi-conducteur étant accessible au fond de ladite gorge (140) ; -gravure de la deuxième couche de matériau semi-conducteur au fond de ladite gorge jusqu’à atteindre ladite première couche de matériau semi-conducteur et de façon à conserver la première couche de matériau semi-conducteur sous lesdits espaceurs de part et d’autre de ladite gorge (140) ; puis -formation d’un empilement de grille (150) dans ladite gorge. Figure à publier avec l’abrégé : Fig. 11

公开(公告)号：FR3090191A1

公开(公告)日：2020-06-19

申请号：FR1872765

申请日：2018-12-12

Applicant: COMMISSARIAT ENERGIE ATOMIQUE

Inventor： REBOH SHAY ,  BOUREAU VICTOR ,  MAITREJEAN SYLVAIN

IPC: H01L21/02 ,  H01L29/78

Abstract: Procédé de réalisation d’un substrat semi-conducteur (100), comprenant la mise en œuvre des étapes suivantes : - réalisation d’une couche superficielle (106) disposée sur une couche diélectrique enterrée (104) et comprenant une région (110) de semi-conducteur contraint ; - réalisation d’un masque de gravure (114) sur la couche superficielle, recouvrant une partie de la région de semi-conducteur contraint ;- gravure de la couche superficielle selon un motif du masque de gravure, révélant au moins un premier bord latéral (118) formé par une première portion (120) de semi-conducteur contraint appartenant à ladite partie de la région de semi-conducteur contraint et qui est en contact avec la couche diélectrique enterrée ;- modification de la première portion de semi-conducteur contraint en une deuxième portion de matériau formant un élément d’appui mécanique disposé contre la région de semi-conducteur contraint ;- retrait du masque de gravure. Figure pour l’abrégé : figure 7.