公开(公告)号：DE102016200965B4

公开(公告)日：2020-11-19

申请号：DE102016200965

申请日：2016-01-25

Applicant: GLOBALFOUNDRIES INC

Inventor： MOLL HANS-PETER ,  BAARS PETER ,  KAMMLER THORSTEN

IPC: H01L27/092 ,  H01L21/28 ,  H01L21/768 ,  H01L21/8238 ,  H01L29/417 ,  H01L29/423 ,  H01L29/45

Abstract: Eine Halbleiterstruktur (100), die umfasst:ein Substrat (101);einen ersten Transistor (123) und einen zweiten Transistor (407), wobei der erste Transistor (123) eines von einem p-Kanal-Transistor und einem n-Kanal-Transistor ist und der zweite Transistor (407) das andere von einem p-Kanal-Transistor und einem n-Kanal-Transistor ist;mindestens eine elektrisch leitfähige Säule (301, 302), die sich über dem Substrat (101) befindet und einen inneren Teil und eine äußere Schicht, die sich unterhalb des inneren Teils und seitlich von dem inneren Teil befindet, umfasst; undeine Gateelektrode (401) des ersten Transistors (123), die sich über dem Substrat (100) befindet und einen inneren Teil und eine äußere Schicht, die sich unterhalb des inneren Teils und seitlich von dem inneren Teil befindet, umfasst, wobei die äußere Schicht der Gateelektrode (401) des ersten Transistors (123) ein erstes metallisches Material zur Anpassung der Austrittsarbeit eines Gates umfasst, das für eine Anpassung der Austrittsarbeit der Gateelektrode (401) des ersten Transistors (123) ausgelegt ist;wobei die Gateelektrode (401) des ersten Transistors (123) jede der mindestens einen elektrisch leitfähigen Säule (301, 302) ringförmig umschließt und sich die äußere Schicht von jeder der mindestens einen elektrisch leitfähigen Säule (301, 302) in Kontakt mit der äußeren Schicht der Gateelektrode (401) des ersten Transistors (123) befindet; undwobei die äußere Schicht der mindestens einen elektrisch leitfähigen Säule (301, 302) und die äußere Schicht der Gateelektrode des ersten Transistors (123) aus verschiedenen metallischen Materialien gebildet sind;wobei der zweite Transistor (407) eine Gateelektrode (412) umfasst, wobei die Gateelektrode (412) des zweiten Transistors (407) ein zweites metallisches Material zur Anpassung der Austrittsarbeit eines Gates umfasst, das für eine Anpassung der Austrittsarbeit der Gateelektrode (412) des zweiten Transistors (407) ausgelegt ist; undwobei die äußere Schicht der elektrisch leitfähigen Säule (301, 302) das zweite metallische Material zur Anpassung der Austrittsarbeit eines Gates umfasst.

公开(公告)号：DE102015213530A1

公开(公告)日：2016-03-03

申请号：DE102015213530

申请日：2015-07-17

Applicant: GLOBALFOUNDRIES INC

Inventor： MOLL HANS-PETER ,  BAARS PETER ,  HOENTSCHEL JAN

IPC: H01L27/08

Abstract: Es wird ein Verfahren zur Herstellung einer Halbleitervorrichtung bereitgestellt, das das Bilden einer Gateelektrode eines Dummy-Transistorbauteils über einem Halbleitersubstrat, Ausbilden einer High-k-Materialschicht über der und angrenzend an die Gateelektrode und Ausbilden einer Metallschicht über der High-k-Materialschicht über der und angrenzend an die Gateelektrode, um einen Kondensator zu bilden, umfasst.

公开(公告)号：DE102015213056B4

公开(公告)日：2019-02-28

申请号：DE102015213056

申请日：2015-07-13

Applicant: GLOBALFOUNDRIES INC

Inventor： GRASS CARSTEN ,  BAARS PETER

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L27/092 ,  H01L27/11592

Abstract: Verfahren zum Bilden eines Halbleiterschaltungselements (100), wobei das Verfahren umfasst:ein Bereitstellen einer ersten Halbleitervorrichtung (110B), die eine erste Gatestruktur (115B) aufweist, welche über einem ersten aktiven Gebiet (112B) angeordnet ist, das innerhalb eines Halbleitersubstrats (110) bereitgestellt ist, wobei die erste Gatestruktur (115B) eine erste Abstandhalterstruktur und eine Dummy-Gatestruktur aufweist; undein Austauschen der Dummy-Gatestruktur durch eine erste Gateoxidstruktur und ein erstes Gateelektrodenmaterial, wobei die erste Gateoxidstruktur ein ferroelektrisches High-k-Material (42) umfasst,wobei die Dummy-Gatestruktur eine isolierende Materialschicht (116B) und ein erstes Dummy-Gateelektrodenmaterial (118B) umfasst, das auf der isolierenden Materialschicht (116B) angeordnet ist, wobei die isolierende Materialschicht (116B) ein TiN-Material und/oder ein High-k-Material umfasst.

公开(公告)号：DE102014221371B4

公开(公告)日：2018-04-19

申请号：DE102014221371

申请日：2014-10-21

Applicant: GLOBALFOUNDRIES INC

Inventor： BAARS PETER ,  GRASS CARSTEN

IPC: H01L21/8234 ,  G11C11/22 ,  H01L27/105

Abstract: Verfahren zum Bilden eines Halbleiterschaltungselements (100; 200; 300) mit einer ersten Halbleitervorrichtung (120; 220; 320) und einer zweiten Halbleitervorrichtung (110; 210; 310), wobei das Verfahren umfasst:Bereitstellen der ersten Halbleitervorrichtung (120; 220; 320) in und auf einem ersten aktiven Gebiet (122) eines Halbleitersubstrats (102), wobei die erste Halbleitervorrichtung (120; 220; 320) eine erste Gatestruktur (121'; 221; 321) mit einer ersten Gatedielektrikumsschicht (124) umfasst; undBereitstellen der zweiten Halbleitervorrichtung (110; 210; 310) in und auf einem zweiten aktiven Gebiet (112) des Halbleitersubstrats (102) neben dem ersten aktiven Gebiet (122), wobei die zweite Halbleitervorrichtung (110; 210; 310) eine zweite Gatestruktur (111; 211; 311) mit einer zweiten Gatedielektrikumsschicht (114) umfasst,wobei die erste Gatedielektrikumsschicht (124) in dem ersten aktiven Gebiet (122) durch Bereitstellen eines vergrabenen ferroelektrischen Materials (124) gebildet wird,wobei die zweite Gatedielektrikumsschicht (114) durch Bilden eines von dem ferroelektrischen Material (124) verschiedenen High-k-Materials (142) über dem zweiten aktiven Gebiet (112) gebildet wird, undwobei das Vergraben des ferroelektrischen Materials (124) in dem ersten aktiven Gebiet (122) ein Bilden einer Ausnehmung (132) in dem ersten aktiven Gebiet (122), ein Bilden eines Films aus amorphem Material (124) in der Ausnehmung (132), wobei der Film aus amorphem Material (124) in einer kristallinen Phase ein ferroelektrisches Verhalten zeigt, ein Bilden einer Deckschicht (138) auf dem Film aus amorphem Material (124) und ein Kristallisieren des Films aus amorphem Material (124) in der Ausnehmung (132) umfasst.

公开(公告)号：DE102012211834B4

公开(公告)日：2018-02-15

申请号：DE102012211834

申请日：2012-07-06

Applicant: GLOBALFOUNDRIES INC

Inventor： SCHEIPER THILO ,  BAARS PETER

IPC: H01L21/8234 ,  H01L21/8238

Abstract: Verfahren mit: Bilden einer Isolationsstruktur (202c) in einer Halbleiterschicht (202) eines Halbleiterbauelements (200) und in einer schwellwertspannungseinstellenden Halbleiterlegierung (203), die auf der Halbleiterschicht (202) über einem ersten aktiven Gebiet (202a) und über einem zweiten aktiven Gebiet (202b) ausgebildet ist, wobei die Isolationsstruktur (202c) das erste aktive Gebiet (202a) lateral von dem zweiten aktiven Gebiet (202b) trennt; Bilden einer Hartmaskenschicht (208) über dem ersten (202a) und dem zweiten (202b) aktiven Gebiet und über der Isolationsstruktur (202c); nach dem Bilden der Hartmaskenschicht (208), Einführen einer ersten Wannendotierstoffsorte (209a) in das erste aktive Gebiet (202a) und einer zweiten Wannendotierstoffsorte (209b) in das zweite aktive Gebiet (202b), wobei die erste (209a) und die zweite (209b) Wannendotierstoffsorte durch die schwellwertspannungseinstellende Halbleiterlegierung (203) hindurch eingeführt werden; nach dem Einführen der ersten (209a) und der zweiten (209b) Wannendotierstoffsorte, Entfernen der Hartmaskenschicht (208) selektiv von dem zweiten aktiven Gebiet (202b), wobei eine Hartmaske gebildet wird; Entfernen der Schicht der schwellwertspannungseinstellenden Halbleiterlegierung (203) selektiv von dem zweiten aktiven Gebiet (202b), in welchem die zweite Wannendotierstoffsorte (209b) ausgebildet ist unter Verwendung der Hartmaske; und Bilden einer ersten Gateelektrodenstruktur (260a) eines ersten Transistors auf der Schicht der Halbleiterlegierung (203) des ersten aktiven Gebiets (202a) und Bilden einer zweiten Gateelektrodenstruktur (260b) eines zweiten Transistors auf dem zweiten aktiven Gebiet (202b).

公开(公告)号：DE102011090163B4

公开(公告)日：2017-06-08

申请号：DE102011090163

申请日：2011-12-30

Applicant: GLOBALFOUNDRIES INC

Inventor： BAARS PETER ,  CARTER RICHARD ,  STEPHAN ROLF

IPC: H01L21/283 ,  H01L21/768 ,  H01L23/52

Abstract: Verfahren mit: Bilden eines Opferfüllmaterials lateral benachbart zu und über einer Gateelektrodenstruktur, die auf einem aktiven Gebiet eines Halbleiterbauelements ausgebildet ist und ein Platzhaltermaterial, das Germanium aufweist, aufweist; Freilegen einer Oberfläche des Platzhaltermaterials durch Einebnen des Opferfüllmaterials; Ersetzen des Platzhaltermaterials durch mindestens ein Elektrodenmetall in Anwesenheit des Opferfüllmaterials; Entfernen des Opferfüllmaterials derart, dass ein Kontaktgebiet des aktiven Gebiets freigelegt wird, nachdem das Platzhaltermaterial ersetzt ist; und Bilden eines leitenden Materials auf dem freigelegten Kontaktgebiet derart, dass ein Kontaktelement erzeugt wird.

公开(公告)号：DE102015200285A1

公开(公告)日：2015-08-13

申请号：DE102015200285

申请日：2015-01-13

Applicant: GLOBALFOUNDRIES INC

Inventor： SIDELNICOV ANDREI ,  BAARS PETER

IPC: H01L21/3213 ,  H01L21/28 ,  H01L21/768 ,  H01L27/08

Abstract: Es wird ein Herstellungsverfahren für Poly-Widerstände offenbart, das ein Widerstands-Targeting und/oder ein Einstellen mittels eines Prozesses anstelle des Designs ermöglicht, und es wird die sich ergebende Vorrichtung offenbart. Ausführungsformen umfassen ein Bilden einer High-k-Dielektrikumsschicht auf einer STI-Schicht; ein Bilden einer Ti-Schicht auf der High-k-Dielektrikumsschicht; ein Bilden einer Dummy-Si-Schicht auf der TiN-Schicht, ein Bilden von Abstandshaltern an gegenüberliegenden Seiten der High-k-Dielektrikums-, TiN- und Dummy-Si-Schichten; ein Bilden eines ILD, das die Abstandshalter umgibt; ein Entfernen eines Bereichs der Dummy-Si-Schicht neben jedem Abstandshalter hinab zur TiN-Schicht, um einen Metallwiderstandsendbereich zu bilden; ein Füllen von jedem Metallwiderstandsendbereich mit einem pWF-Stapel; ein Ausnehmen der Dummy-Si-Schicht zwischen den pWF-Stapeln; ein Bilden einer TiN-Hartmaskenschicht über der ILD-Schicht, den Abstandshaltern, den pWF-Stapeln und der ausgenommenen Dummy-Si-Schicht; ein Bilden eines nWF-Stapels über der TiN-Hartmaskenschicht; und ein Planarisieren des nWF-Metallstapels und der TiN-Hartmaskenschicht hinab zur ILD-Schicht.

公开(公告)号：DE102013206664A1

公开(公告)日：2013-11-07

申请号：DE102013206664

申请日：2013-04-15

Applicant: GLOBALFOUNDRIES INC

Inventor： SCHEIPER THILO ,  BAARS PETER

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/8238

Abstract: Bei einem Bilden komplexer Transistoren auf Basis eines Dielektrikumsmaterials mit hoher Verspannung, das über einem Transistor gebildet wird, kann die Verspannungsübertragungseffizienz durch Verringern der Größe der Abstandshalterstruktur der Gateelektrodenstruktur vor einem Abscheiden des Materials mit hoher Verspannung verbessert werden. Vor der Abscheidung des Materials mit hoher Verspannung kann ein zusätzlicher Reinigungsprozess vorgesehen sein, um die Gegenwart von Metallverunreinigungen, insbesondere in Nähe zu der Gateelektrodenstruktur, zu verringern. Die Metallverunreinigungen würden ansonsten eine größere Fringing-Kapazität ergeben.

公开(公告)号：DE102012211834A1

公开(公告)日：2013-05-02

申请号：DE102012211834

申请日：2012-07-06

Applicant: GLOBALFOUNDRIES INC

Inventor： SCHEIPER THILO ,  BAARS PETER

IPC: H01L21/8234 ,  H01L21/8238

Abstract: In komplexen Halbleiterbauelementen werden Metall-Gateelektrodenstrukturen mit großem &egr; auf der Grundlage einer schwellwertspannungseinstellenden Halbleiterlegierung hergestellt, die vor der Strukturierung des Halbleitermaterials zur Herstellung von Isolationsstrukturen erzeugt wird. Dazu werden geeignete Prozessschemata bereitgestellt, in denen eine bessere Qualität des schwellwertspannungseinstellenden Halbleitermaterials in Verbindung mit einer insgesamt hohen Fertigungseffizienz erreicht wird.

公开(公告)号：DE102011004506A1

公开(公告)日：2012-08-23

申请号：DE102011004506

申请日：2011-02-22

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： WEI ANDY ,  BAARS PETER ,  CARTER RICHARD ,  LUDWIG FRANK

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/8234 ,  H01L29/78

Abstract: Bei der Herstellung komplexer Halbleiterbauelemente werden dreidimensionale Transistoren in Verbindung mit planaren Transistoren auf der Grundlage eines Austauschgateverfahrens und selbstjustierten Kontaktelementen hergestellt, indem die Halbleiterstege in einer frühen Fertigungsphase erzeugt werden, d. h. bei der Ausbildung flacher Grabenisolationen, wobei die endgültige elektrisch wirksame Höhe der Halbleiterstege nach dem Bereitstellen von selbstjustierten Kontaktelementen und während des Austauschgateverfahrens eingestellt wird.