公开(公告)号：DE102011076695A1

公开(公告)日：2012-12-06

申请号：DE102011076695

申请日：2011-05-30

Applicant: GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN-DETLEF ,  PAL ROHIT ,  BEERNINK GUNDA

IPC: H01L29/78 ,  H01L21/336

Abstract: Bei der Herstellung komplexer Halbleiterbauelemente mit Transistoren, die komplexe Metallgateelektrodenstrukturen mit großem &egr; und eine verformungsinduzierende Halbleiterlegierung aufweisen, wird die Gleichmäßigkeit und das Leistungsverhalten der Transistoren verbessert, indem verbesserte Aufwachsbedingungen während des selektiven epitaktischen Aufwachsprozesses geschaffen werden. Dazu wird ein Halbleitermaterial an den Isolationsgebieten bewahrt, um damit die Ausbildung ausgeprägter Schultern zu vermeiden. In einigen anschaulichen Ausführungsformen werden zusätzliche Mechanismen eingerichtet, um einen unerwünschten Materialverlust beispielsweise beim Entfernen eines dielektrischen Deckmaterials und dergleichen zu vermeiden.

公开(公告)号：DE102010063774A1

公开(公告)日：2012-06-21

申请号：DE102010063774

申请日：2010-12-21

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN ,  PAL ROHIT

IPC: H01L21/8234 ,  H01L21/20 ,  H01L21/31

Abstract: Bei der Herstellung komplexer Metallgateelektrodenstrukturen mit großem &egr; kann die Gleichmäßigkeit der Bauteileigenschaften verbessert werden, indem eine schwellwerteinstellende Halbleiterlegierung auf der Grundlage eines Hartmaskenschichtschemas aufgewachsen wird, das zu einer weniger ausgeprägten Oberflächentopographie insbesondere in dicht gepackten Bauteilbereichen führt. Dazu wird in einigen anschaulichen Ausführungsformen ein abgeschiedenes Hartmaskenmaterial verwendet, um selektiv eine Oxidmaske mit geringerer Dicke und besserer Gleichmäßigkeit bereitzustellen.

公开(公告)号：DE102009021486B4

公开(公告)日：2013-07-04

申请号：DE102009021486

申请日：2009-05-15

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： CARTER RICHARD ,  TRENTZSCH MARTIN ,  BEYER SVEN ,  PAL ROHIT

IPC: H01L21/8238 ,  H01L21/336 ,  H01L27/092

Abstract: Verfahren zur Herstellung eines Feldeffekttransistors mit: Bilden eines Gatedielektrikumsmaterials über einem aktiven Gebiet eines Halbleiterbauelements, wobei das Gatedielektrikumsmaterial ein dielektrisches Material mit großem &egr; aufweist; Bilden eines metallenthaltenden Materials über dem Gatedielektrikumsmaterial, wobei das metallenthaltende Material eine schwellwerteinstellende Sorte enthält; Ausführen einer Wärmebehandlung, um einen Teil der schwellwerteinstellenden Sorte in das Gatedielektrikumsmaterial zu verteilen; Entfernen des metallenthaltenden Materials von dem Gatedielektrikumsmaterial; Ausführen einer Behandlung, um das Gatedielektrikumsmaterial zu stabilisieren; Bilden eines metallenthaltenden Elektrodenmaterials auf dem Gatedielektrikumsmaterial; und Bilden einer Gateelektrodenstruktur des Feldeffekttransistors auf der Grundlage des metallenthaltenden Elektrodenmaterials und des Gatedielektrikumsmaterials.

公开(公告)号：DE102011080589A1

公开(公告)日：2013-02-14

申请号：DE102011080589

申请日：2011-08-08

Applicant: GLOBALFOUNDRIES INC

Inventor： PAL ROHIT ,  KRONHOLZ STEPHAN-DETLEF

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L29/78

Abstract: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem &egr; in einer frühen Fertigungsphase auf der Grundlage einer selektiv aufgebrachten schwellwertspannungseinstellenden Halbleiterlegierung hergestellt werden. Um die Oberflächentopographie beim Strukturieren der Abscheidemaske zu verringern, wobei dennoch die Verwendung gut etablierter epitaktischer Aufwachsrezepte, die für siliziumdioxidbasierte Hartmaskenmaterialien entwickelt sind, möglich ist, wird ein Siliziumnitridbasismaterial in Verbindung mit einer Oberflächenbehandlung verwendet. Auf diese Weise zeigt die Oberfläche des Siliziumnitridmaterials ein Siliziumdioxid-artiges Verhalten, während die Strukturierung der Hartmaske dennoch auf der Grundlage sehr selektiver Ätztechniken bewerkstelligt werden kann.

公开(公告)号：DE102011080440A1

公开(公告)日：2013-02-07

申请号：DE102011080440

申请日：2011-08-04

Applicant: GLOBALFOUNDRIES INC

Inventor： PAL ROHIT ,  BEYER SVEN ,  WEI ANDY ,  CARTER RICHARD

IPC: H01L21/283 ,  H01L21/8238

Abstract: Bei der Herstellung von Metallgateelektrodenstrukturen mit großem &egr; in Transistoren unterschiedlicher Leitfähigkeitsart unter Einbau einer eingebetteten verformungsinduzierenden Halbleiterlegierung selektiv in eine Transistorart wird eine bessere Prozessgleichmäßigkeit erreicht, indem selektiv die Dicke eines dielektrischen Deckmaterials eines Gateschichtstapels über dem aktiven Gebiet von Transistoren reduziert wird, die die verformungsinduzierende Halbleiterlegierung nicht erhalten. In diesem Falle wird ein besserer Einschluss und somit eine bessere Integrität empfindlicher Gatematerialien in Prozessstrategien erreicht, in denen die komplexen Metallgateelektrodenstrukturen mit großem &egr; in einer frühen Fertigungsphase hergestellt werden, während in einem Austauschgateverfahren eine bessere Prozessgleichmäßigkeit beim Freilegen der Oberfläche eines Platzhalterelektrodenmaterials erreicht wird.

公开(公告)号：DE102010063774B4

公开(公告)日：2012-07-12

申请号：DE102010063774

申请日：2010-12-21

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN ,  PAL ROHIT

IPC: H01L21/8234 ,  H01L21/20 ,  H01L21/31

Abstract: Bei der Herstellung komplexer Metallgateelektrodenstrukturen mit großem &egr; kann die Gleichmäßigkeit der Bauteileigenschaften verbessert werden, indem eine schwellwerteinstellende Halbleiterlegierung auf der Grundlage eines Hartmaskenschichtschemas aufgewachsen wird, das zu einer weniger ausgeprägten Oberflächentopographie insbesondere in dicht gepackten Bauteilbereichen führt. Dazu wird in einigen anschaulichen Ausführungsformen ein abgeschiedenes Hartmaskenmaterial verwendet, um selektiv eine Oxidmaske mit geringerer Dicke und besserer Gleichmäßigkeit bereitzustellen.

公开(公告)号：DE102011079919B4

公开(公告)日：2016-11-10

申请号：DE102011079919

申请日：2011-07-27

Applicant: GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN-DETLEF ,  JAVORKA PETER ,  PAL ROHIT

IPC: H01L21/8238 ,  H01L27/092

Abstract: Verfahren zur Herstellung von komplementären Transistoren, wobei das Verfahren umfasst: Bilden eines ersten aktiven Gebiets, eines zweiten aktiven Gebiets und eines Isolationsgebiets, das das erste aktive Gebiet von dem zweiten aktiven Gebiet trennt, Bilden einer verformungsinduzierenden Halbleiterlegierung selektiv in dem ersten aktiven Gebiet unter Abdeckung des zweiten aktiven Gebiets, Bilden eines Gateschichtstapels über dem ersten aktiven Gebiet, dem zweiten aktiven Gebiet und dem Isolationsgebiet, Bilden einer ersten p-kanal Gateelektrodenstruktur über dem ersten aktiven Gebiet und einer dazu fluchtenden zweiten n-kanal Gateelektrodenstruktur über dem zweiten aktiven Gebiet, die über dem Isolationsgebiet voneinander durch einen lateralen Abstand getrennt sind, wobei die erste und die zweite Gateelektrodenstruktur mit einer Gatelänge von 40 nm oder weniger hergestellt werden, Bilden einer Lackmaske zur Abdeckung des zweiten aktiven Gebiets und der zweiten Gateelektrodenstruktur, und Ausführen eines zusätzlichen Ätzschrittes zum Entfernen von überschüssigen Lackmaterialresten der Lackmaske im Bereich des Isolationsgebiets, wobei ein Endbereich der Gateelektrodenstruktur des n-kanal Transistors freigelegt wird, Feststellen des Grades an Freilegung des Endbereichs (260e) der Gateelektrodenstruktur (260c) des n-Kanaltransistors (250c) nach Erzeugung und Rückätzung der Lackmaske (205r), die den n-Kanaltransistor (250c) abdeckt und den benachbarten p-Kanaltransistor (250a) auf einem ersten Substrat (201) freilässt, Festlegen einer kritischen Abmessung, die den Abstand (260d) in einer Transistorbreitenrichtung (B) der Gateelektrodenstruktur (260c) des n-Kanaltransistors (250c) zu einer Gateelektrodenstruktur (260a) des benachbarten p-Kanaltransistors (250a) festlegt unter Berücksichtigung des bestimmten Grades an Freilegung des Endbereichs (260e), sodass ein Endbereich (260e) der n-kanal Gateelektrodenstruktur (260c) derart zurückgezogen wird, dass bei ansonsten vorgegebenen Abmessungen der beteiligten Komponenten sowie der Lackmaske sie mit der rückgeätzten Lackmaske (205r) abgedeckt wird, und Bilden der Gateelektrodenstrukturen (260a, 260c) des n-Kanaltransistors (250c) und des benachbarten p-Kanaltransistors (250a) mit der bestimmten kritischen Abmessung auf einem zweiten Substrat (201).

公开(公告)号：DE102011080589B4

公开(公告)日：2013-03-21

申请号：DE102011080589

申请日：2011-08-08

Applicant: GLOBALFOUNDRIES INC

Inventor： PAL ROHIT ,  KRONHOLZ STEPHAN-DETLEF

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L29/78

Abstract: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen komplexe Metallgateelektrodenstrukturen mit großem &egr; in einer frühen Fertigungsphase auf der Grundlage einer selektiv aufgebrachten schwellwertspannungseinstellenden Halbleiterlegierung hergestellt werden. Um die Oberflächentopographie beim Strukturieren der Abscheidemaske zu verringern, wobei dennoch die Verwendung gut etablierter epitaktischer Aufwachsrezepte, die für siliziumdioxidbasierte Hartmaskenmaterialien entwickelt sind, möglich ist, wird ein Siliziumnitridbasismaterial in Verbindung mit einer Oberflächenbehandlung verwendet. Auf diese Weise zeigt die Oberfläche des Siliziumnitridmaterials ein Siliziumdioxid-artiges Verhalten, während die Strukturierung der Hartmaske dennoch auf der Grundlage sehr selektiver Ätztechniken bewerkstelligt werden kann.

公开(公告)号：DE102011080439A1

公开(公告)日：2013-02-07

申请号：DE102011080439

申请日：2011-08-04

Applicant: GLOBALFOUNDRIES INC

Inventor： PAL ROHIT ,  MULFINGER GEORGE

IPC: H01L27/06 ,  H01L21/76 ,  H01L21/768 ,  H01L23/52 ,  H01L23/62

Abstract: Es wird eine Gatehöhenskalierung in komplexen Halbleiterbauelementen vorgenommen, ohne dass eine Neugestaltung von nicht-Transistorbauelementen erforderlich ist. Dazu wird das Halbleiterelektrodenmaterial in seiner Dicke über aktiven Gebieten und Isolationsgebieten, die die nicht-Transistorbauelemente erhalten, angepasst. Daraufhin wird die eigentliche Strukturierung des angepassten Gateschichtstapels ausgeführt, so dass Gateelektrodenstrukturen mit einer gewünschten Höhe zur Verbesserung insbesondere der Wechselstromeigenschaften erhalten werden, ohne dass eine Umgestaltung der nicht-Transistorbauelemente erforderlich ist.

公开(公告)号：DE102011076185A1

公开(公告)日：2012-11-22

申请号：DE102011076185

申请日：2011-05-20

Applicant: GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN-DETLEF ,  PAL ROHIT

IPC: H01L21/762

Abstract: In Halbleiterbauelementen wird ein thermisches Oxid vor dem Ausführen komplexer Fertigungsprozesse, etwa vor der Herstellung komplexer Gateelektrodenstrukturen, entfernt, indem eine gasförmige Prozessatmosphäre anstelle eines nasschemischen Ätzprozesses eingesetzt wird, wobei die Maskierung spezieller Bauteilgebiete der Grundlage einer Lackmaske bewerkstelligt wird.