中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

37 records (took 0.022 seconds)

    Verfahren zur Herstellung von komplementären Transistoren mit erhöhter Integrität von Gateschichtstapeln durch Vergrößern des Abstandes von Gateleitungen
    2.
    发明专利
    Verfahren zur Herstellung von komplementären Transistoren mit erhöhter Integrität von Gateschichtstapeln durch Vergrößern des Abstandes von Gateleitungen 未知

    公开(公告)号：DE102011079919B4

    公开(公告)日：2016-11-10

    申请号：DE102011079919

    申请日：2011-07-27

    Applicant: GLOBALFOUNDRIES INC

    Inventor： KRONHOLZ STEPHAN-DETLEF ,  JAVORKA PETER ,  PAL ROHIT

    IPC: H01L21/8238 ,  H01L27/092

    Abstract: Verfahren zur Herstellung von komplementären Transistoren, wobei das Verfahren umfasst: Bilden eines ersten aktiven Gebiets, eines zweiten aktiven Gebiets und eines Isolationsgebiets, das das erste aktive Gebiet von dem zweiten aktiven Gebiet trennt, Bilden einer verformungsinduzierenden Halbleiterlegierung selektiv in dem ersten aktiven Gebiet unter Abdeckung des zweiten aktiven Gebiets, Bilden eines Gateschichtstapels über dem ersten aktiven Gebiet, dem zweiten aktiven Gebiet und dem Isolationsgebiet, Bilden einer ersten p-kanal Gateelektrodenstruktur über dem ersten aktiven Gebiet und einer dazu fluchtenden zweiten n-kanal Gateelektrodenstruktur über dem zweiten aktiven Gebiet, die über dem Isolationsgebiet voneinander durch einen lateralen Abstand getrennt sind, wobei die erste und die zweite Gateelektrodenstruktur mit einer Gatelänge von 40 nm oder weniger hergestellt werden, Bilden einer Lackmaske zur Abdeckung des zweiten aktiven Gebiets und der zweiten Gateelektrodenstruktur, und Ausführen eines zusätzlichen Ätzschrittes zum Entfernen von überschüssigen Lackmaterialresten der Lackmaske im Bereich des Isolationsgebiets, wobei ein Endbereich der Gateelektrodenstruktur des n-kanal Transistors freigelegt wird, Feststellen des Grades an Freilegung des Endbereichs (260e) der Gateelektrodenstruktur (260c) des n-Kanaltransistors (250c) nach Erzeugung und Rückätzung der Lackmaske (205r), die den n-Kanaltransistor (250c) abdeckt und den benachbarten p-Kanaltransistor (250a) auf einem ersten Substrat (201) freilässt, Festlegen einer kritischen Abmessung, die den Abstand (260d) in einer Transistorbreitenrichtung (B) der Gateelektrodenstruktur (260c) des n-Kanaltransistors (250c) zu einer Gateelektrodenstruktur (260a) des benachbarten p-Kanaltransistors (250a) festlegt unter Berücksichtigung des bestimmten Grades an Freilegung des Endbereichs (260e), sodass ein Endbereich (260e) der n-kanal Gateelektrodenstruktur (260c) derart zurückgezogen wird, dass bei ansonsten vorgegebenen Abmessungen der beteiligten Komponenten sowie der Lackmaske sie mit der rückgeätzten Lackmaske (205r) abgedeckt wird, und Bilden der Gateelektrodenstrukturen (260a, 260c) des n-Kanaltransistors (250c) und des benachbarten p-Kanaltransistors (250a) mit der bestimmten kritischen Abmessung auf einem zweiten Substrat (201).

    Kontaktgeometrie mit einer von einer Transistorlänge entkoppelten Gatesiliziumlänge
    3.
    发明专利
    Kontaktgeometrie mit einer von einer Transistorlänge entkoppelten Gatesiliziumlänge 未知

    公开(公告)号：DE102014203796B4

    公开(公告)日：2016-03-03

    申请号：DE102014203796

    申请日：2014-03-03

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RICHTER RALF ,  JAVORKA PETER ,  HOENTSCHEL JAN ,  FLACHOWSKY STEFAN

    IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

    Abstract: Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Bereitstellen eines aktiven Gebiets in einem Halbleitersubstrat; Bilden einer Gatestruktur in dem aktiven Gebiet, wobei die Gatestruktur eine Gateisolationsschicht und eine Gateelektrodenstruktur mit einer Gateelektrodenschicht mit vertikalen Seitenwandflächen und einer Gatemetallschicht aufweist; Anwenden eines Verkürzungsprozesses auf die vertikalen Seitenflächen der Gateelektrodenschicht zum Entfernen von Material mit einer ersten Dicke entlang der gesamten vertikalen Seitenflächen der Gateelektrodenschicht; und Bilden einer Abstandshalterstruktur an der verkürzten Gateelektrodenschicht, wobei die Abstandshalterstruktur wenigstens eine zweite Dicke aufweist, die größer oder gleichder ersten Dicke ist.

    Kontaktgeometrie mit einer von einer Transistorlänge entkoppelten Gatesiliziumlänge
    5.
    发明专利
    Kontaktgeometrie mit einer von einer Transistorlänge entkoppelten Gatesiliziumlänge 未知

    公开(公告)号：DE102014203796A1

    公开(公告)日：2014-09-11

    申请号：DE102014203796

    申请日：2014-03-03

    Applicant: GLOBALFOUNDRIES INC

    Inventor： RICHTER RALF ,  JAVORKA PETER ,  HOENTSCHEL JAN ,  FLACHOWSKY STEFAN

    IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

    Abstract: Es werden Verfahren zum Bilden einer Halbleitervorrichtung bereitgestellt. In einer Ausführungsform wird eine Gatestruktur mit einer Gateisolationsschicht und einer Gateelektrodenstruktur vorgesehen, die auf der Gateisolationsschicht angeordnet ist. Die Verfahren stellen ein Verringern einer Dimension der Gateelektrodenstruktur relativ zu der Gateisolationsschicht entlang einer Richtung bereit, die sich parallel zu einer Richtung erstreckt, entlang welcher Source und Drain durch einen Kanal verbunden werden können. Eine Halbleitervorrichtungsstruktur mit einer Gatestruktur umfasst eine Gateisolationsschicht und eine Gateelektrodenstruktur, die über der Gateisolationsschicht angeordnet ist, wobei eine Dimension der Gateelektrodenstruktur, die sich entlang einer Richtung erstreckt, die parallel zu einer Richtung orientiert ist, entlang welcher Source und Drain verbunden werden können, bezüglich einer Dimension der Gateisolationsschicht verringert ist. Gemäß einigen Beispielen werden Gatestrukturen mit einer Gatesiliziumlänge bereitgestellt, die von der Kanallänge entkoppelt ist, welche durch die Gatestruktur bereitgestellt wird.

    Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
    6.
    发明专利
    Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird 未知

    公开(公告)号：DE102009035409B4

    公开(公告)日：2013-06-06

    申请号：DE102009035409

    申请日：2009-07-31

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： KAMMLER THORSTEN ,  WIATR MACIEJ ,  BOSCHKE ROMAN ,  JAVORKA PETER

    IPC: H01L27/092 ,  H01L21/283 ,  H01L21/762 ,  H01L21/8244 ,  H01L27/11

    Abstract: Verfahren mit: Bilden eines Isolationsgrabens in einem Halbleitermaterial eines Halbleiterbauelements, wobei der Isolationsgraben eine Seitenwand besitzt, die an ein aktives Gebiet eines ersten Transistors einer Speicherzelle des Halbleiterbauelements angrenzt, wobei die Seitenwand das aktive Gebiet in einer Längsrichtung begrenzt; Einführen einer Implantationssorte in einen Bereich des aktiven Gebiets durch zumindest einen Teil der Seitenwand, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt; Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Einführen der Implantationssorte, um eine Isolationsstruktur zu bilden; Bilden des ersten Transistors in und über dem aktiven Gebiet; Bilden eines Teils einer Gateelektrode eines zweiten Transistors der Speicherzelle über der Isolationsstruktur; Bilden eines dielektrischen Materials, so dass der erste Transistor und der zweite Transistor umschlossen werden; und Bilden eines Kontaktelements in dem dielektrischen Material, wobei das Kontaktelement das aktive Gebiet und den Teil der Gateelektrode des zweiten Transistors verbindet.

    Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums
    8.
    发明专利
    Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums 未知

    公开(公告)号：DE102010038746B4

    公开(公告)日：2013-11-14

    申请号：DE102010038746

    申请日：2010-07-30

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： RICHTER RALF ,  JAVORKA PETER ,  FROHBERG KAI

    IPC: H01L21/283 ,  H01L21/302 ,  H01L21/306 ,  H01L21/314 ,  H01L21/8238 ,  H01L23/52 ,  H01L27/092

    Abstract: Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer dielektrischen Materialschicht über einem Halbleitergebiet und einem Isolationsgebiet, wobei das Halbleitergebiet und das Isolationsgebiet darauf ausgebildet eine oder mehrere Leitungen besitzen, und wobei das Isolationsgebiet Vertiefungen aufweist; Ausführen eines Abtragungsprozesses derart, dass die dielektrische Materialschicht zumindest von einem Bereich des Halbleitergebiets abgetragen wird und derart, dass ein Teil der dielektrischen Materialschicht in den Vertiefungen des Isolationsgebiets bewahrt wird; Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet nach der Bildung des dielektrischen Materials; nach dem Bilden der Drain- und Sourcegebiete, Bilden einer zweiten dielektrischen Materialschicht über dem Halbleitergebiet und dem Isolationsgebiet und Ausführen eines zweiten Abtragungsprozesses derart, dass das zweite dielektrische Material zumindest von einem zweiten Bereich des Halbleitergebiets entfernt wird und derart dass ein Teil der zweiten dielektrischen Materialschicht in den Vertiefungen des Isolationsgebiets bewahrt wird; und nach dem Bilden des zweiten dielektrischen Materials, Bilden eines dielektrischen Zwischenschichtmaterialssystems über dem Halbleitergebiet und dem Isolationsgebiet nach dem Ausführen des Abtragungsprozesses.

Patent Agency Ranking