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    Handling an input/output store instruction
    1.
    发明专利
    Handling an input/output store instruction 未知

    公开(公告)号：AU2020214661B2

    公开(公告)日：2022-09-22

    申请号：AU2020214661

    申请日：2020-01-14

    Applicant: IBM

    Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

    IPC: G06F9/30 ,  G06F13/00 ,  G06F13/20

    Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to an external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed.

    Handling an input/output store instruction
    3.
    发明专利
    Handling an input/output store instruction 未知

    公开(公告)号：AU2020213829A1

    公开(公告)日：2021-05-20

    申请号：AU2020213829

    申请日：2020-01-14

    Applicant: IBM

    Inventor： DRIEVER PETER ,  RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON

    IPC: G06F9/30 ,  G06F13/20

    Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to at least one external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed. The asynchronous core-nest interface (14) comprises an input/output status array (44) with multiple input/output status buffers (24).

    Directed interrupt for multilevel virtualization
    4.
    发明专利
    Directed interrupt for multilevel virtualization 未知

    公开(公告)号：AU2020222167A1

    公开(公告)日：2021-05-27

    申请号：AU2020222167

    申请日：2020-01-10

    Applicant: IBM

    Inventor： NERZ BERND ,  KRAEMER MARCO ,  RAISCH CHRISTOPH ,  SCHMIDT DONALD ,  DRIEVER PETER

    IPC: G06F9/455 ,  G06F9/48

    Abstract: The invention relates to a method for providing an interrupt signal to a first guest operating system. A bus attachment device receives an interrupt signal from a bus connected module with an interrupt target ID identifying a processor assigned for use by the guest operating system as a target processor for handling the interrupt signal. The bus attachment device checks whether the target processor is scheduled for usage by the guest operating system. If the target processor is not scheduled for usage, the bus attachment device forwards the interrupt signal using broadcasting and updates a forwarding vector entry stored in a memory section assigned to a second guest operating system hosting the first guest operating system. The update is used for indicating to the first operating system that there is a first interrupt signal addressed to the interrupt target ID to be handled.

    DIRECTED INTERRUPT FOR MULTILEVEL VIRTUALIZATION
    5.
    发明专利
    DIRECTED INTERRUPT FOR MULTILEVEL VIRTUALIZATION 未知

    公开(公告)号：CA3130164A1

    公开(公告)日：2020-08-20

    申请号：CA3130164

    申请日：2020-01-10

    Applicant: IBM

    Inventor： NERZ BERND ,  KRAEMER MARCO ,  RAISCH CHRISTOPH ,  SCHMIDT DONALD ,  DRIEVER PETER

    IPC: G06F9/455 ,  G06F9/48

    Abstract: The invention relates to a method for providing an interrupt signal to a first guest operating system. A bus attachment device receives an interrupt signal from a bus connected module with an interrupt target ID identifying a processor assigned for use by the guest operating system as a target processor for handling the interrupt signal. The bus attachment device checks whether the target processor is scheduled for usage by the guest operating system. If the target processor is not scheduled for usage, the bus attachment device forwards the interrupt signal using broadcasting and updates a forwarding vector entry stored in a memory section assigned to a second guest operating system hosting the first guest operating system. The update is used for indicating to the first operating system that there is a first interrupt signal addressed to the interrupt target ID to be handled.

    Handling an input/output store instruction
    6.
    发明专利
    Handling an input/output store instruction 未知

    公开(公告)号：AU2020213829B2

    公开(公告)日：2022-09-15

    申请号：AU2020213829

    申请日：2020-01-14

    Applicant: IBM

    Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

    IPC: G06F9/30 ,  G06F13/20

    Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to at least one external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed. The asynchronous core-nest interface (14) comprises an input/output status array (44) with multiple input/output status buffers (24).

    INTERRUPT SIGNALING FOR DIRECTED INTERRUPT VIRTUALIZATION
    7.
    发明专利
    INTERRUPT SIGNALING FOR DIRECTED INTERRUPT VIRTUALIZATION 未知

    公开(公告)号：SG11202105504PA

    公开(公告)日：2021-06-29

    申请号：SG11202105504P

    申请日：2020-02-03

    Applicant: IBM

    Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  NERZ BERND ,  SCHMIDT DONALD ,  DRIEVER PETER

    IPC: G06F9/455 ,  G06F9/48 ,  G06F13/24

    Abstract: An interrupt signal is provided to a target processor. An interrupt signal is received with an interrupt target ID identifying a processor as a target processor for handling the interrupt signal. The interrupt signal is forwarded to the target processor for handling. A translation of the interrupt target ID to a logical processor ID of the target processor is used to address the target processor directly. The bus attachment device updates a directed interrupt signal indicator of a directed interrupt signal vector assigned to the target processor in order to indicate that there is an interrupt signal addressed to the respective interrupt target ID to be handled.

    HANDLING AN INPUT/OUTPUT STORE INSTRUCTION
    8.
    发明专利
    HANDLING AN INPUT/OUTPUT STORE INSTRUCTION 未知

    公开(公告)号：CA3127852A1

    公开(公告)日：2020-08-06

    申请号：CA3127852

    申请日：2020-01-14

    Applicant: IBM

    Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

    IPC: G06F9/30 ,  G06F13/00 ,  G06F13/20

    Abstract: A data processing system (210) and a method for handling an input/output store instruction (30), comprising a system nest (18) communicatively coupled to at least one input/output bus (22) by an input/output bus controller (20). The data processing system (210) further comprises at least a data processing unit (216) comprising a core (12), a system firmware (10) and an asynchronous core-nest interface (14). The data processing unit (216) is communicatively coupled to the system nest (18) via an aggregation buffer (16). The system nest (18) is configured to asynchronously load from and/or store data to an external device (214) which is communicatively coupled to the input/output bus (22). The data processing unit (216) is configured to complete the input/output store instruction (30) before an execution of the input/output store instruction (30) in the system nest (18) is completed.

    Utilización de palabras de dirección de datos indirectos de trasladador de datos asíncronos extendidos
    9.
    发明专利
    Utilización de palabras de dirección de datos indirectos de trasladador de datos asíncronos extendidos 未知

    公开(公告)号：ES2710887T3

    公开(公告)日：2019-04-29

    申请号：ES12724327

    申请日：2012-05-25

    Applicant: IBM

    Inventor： OAKES KENNETH ,  SUTTON PETER ,  DRIEVER PETER ,  YUDENFRIEND HARRY ,  GLASSEN STEVEN

    IPC: G06F13/12

    Abstract: Un método para ejecutar una instrucción de canal secundario de inicio (300) que designa un canal secundario de traslado de datos asíncrono (ADM) y un bloque de solicitud de operación de traslado de datos asíncronos extendidos (200), en un entorno informático que comprende almacenamiento principal (104) y memoria de clase de almacenamiento (140), comprendiendo dicho método: en respuesta (320) a determinar que el canal secundario identificado por la instrucción de Iniciar canal secundario es un canal secundario de trasladador de datos asíncronos (ADM), realizar: obtener el bloque de solicitud de operación del almacenamiento principal, comprendiendo el bloque de solicitud de operación una dirección de un bloque de operación (220); en base a la dirección del bloque de operación, obtener (328) el bloque de operación (220) del almacenamiento principal, consistiendo el bloque de operación (220) en un bloque de solicitud (222), un bloque de respuesta (224) y uno o más bloques de especificación de traslado (MSB) (226), en el que el bloque de solicitud comprende un campo de recuento de MSB que tiene un valor que indica el número de MSB del bloque de operación, en el que el bloque de respuesta (224) está configurado para contener situaciones de excepción, en el que cada bloque de especificación de traslado (226) está configurado para incluir un campo de código de operación (262), un campo de recuento de bloques (268), un campo de dirección de almacenamiento principal (270), un campo de dirección de memoria de clase de almacenamiento (272), un campo de tamaño de bloque (266) y un campo de indicadores (264); para cada bloque de MSB del bloque de operación, obtener (330, 332) el bloque de especificación de traslado del bloque de operación, y determinar (334), en base al campo de indicadores, que el bloque de especificación de traslado obtenido está configurado para obtener una lista de una o más palabras de dirección de datos indirectos, en el que el campo de dirección de almacenamiento principal del bloque de especificación de traslado obtenido designa una dirección de una primera palabra de dirección de datos indirectos de la lista de una o más palabras de dirección de datos indirectos, especificando el MSB obtenido uno o más bloques de datos; para cada bloque de datos especificado por el MSB obtenido, obtener, a partir de un campo de dirección de almacenamiento principal de una palabra de dirección de datos indirectos de la lista de una o más palabras de dirección de datos indirectos una dirección de almacenamiento principal para ser utilizada en la transferencia de datos, en el que un número de bloques y un tamaño de bloque se determinan en base al campo de recuento de bloques y al campo de tamaño de bloque del MSB obtenido; determinar, en base a un código de operación del campo de código de operación en el bloque de especificación de traslado obtenido, que el bloque de especificación de traslado obtenido está configurado para trasladar bloques de datos; y en base al bloque de especificación de traslado obtenido, trasladar cada bloque de datos entre el almacenamiento principal y la memoria de clase de almacenamiento, en el que se obtiene una dirección de la memoria de clase de almacenamiento utilizada para el traslado utilizando el campo de dirección de memoria de clase de almacenamiento.

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