公开(公告)号：DE112020004709T5

公开(公告)日：2022-06-09

申请号：DE112020004709

申请日：2020-09-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  HERRENSCHMIDT BENJAMIN ,  MAY CATHY ,  FREY BRADLY GEORGE

IPC: G06F12/10

Abstract: Ein Prozessorkern verarbeitet eine Übersetzungsladeanweisung, die ein Schutzfeld aufweist, das einen gewünschten Zugriffsschutz angibt, der in einem Übersetzungseintrag für eine Speicherseite anzugeben ist. Die Verarbeitung der Übersetzungsladeanweisung weist eine Berechnung einer effektiven Adresse in der Speicherseite und das Sicherstellen auf, dass ein Übersetzungseintrag, der den gewünschten Zugriffsschutz enthält, in wenigstens einer Übersetzungsstruktur des Datenverarbeitungssystems gespeichert ist.

公开(公告)号：CA2298780A1

公开(公告)日：2000-09-30

申请号：CA2298780

申请日：2000-02-16

Applicant: IBM

Inventor： FREY BRADLY GEORGE ,  GUTHRIE GUY LYNN ,  ANDERSON GARY DEAN ,  ARROYO RONALD XAVIER

IPC: G06F13/14 ,  G06F12/08 ,  G06F13/28 ,  G06F13/36 ,  G06F12/00 ,  G11B23/00

Abstract: A special 'I/O' page, is defined as having a large size (e.g., 4K bytes), but with distinctive cache line characteristics. For DMA reads, the first cache line in the I/O page may be accessed, by a PCI Host Bridge, as a cacheable read and all other lines are noncacheable access (DMA Read with no intent to cache). For DMA writes, the PCI Host Bridge accesses all cache lines as cacheable. The PCI Host Bridge maintains a cache snoop granularity of the I/O page size for data, which means that if the Host Bridge detects a store (invalidate) type system bus operation on any cache line within an I/O page, cached data within that page is invalidated (L1/L2 caches continue to treat all cache lines in this page as cacheable. By defining the first line as cacheable, only one cache line need be invalidated on the system bus by the L1/L2 cache in order to cause invalidation of the whole page of data in the PCI Host Bridge. All stores to the other cache lines in the I/O Page can occur directly in the L1/L2 cache without system bus operations, since these lines have been left in the 'modified' state in the L1/L2 cache.