公开(公告)号：GB2502663B

公开(公告)日：2014-07-30

申请号：GB201303302

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: In response to executing a deallocate instruction, a deallocation request specifying a target address of a target cache line is sent from a processor core to a lower level cache. In response, a determination is made if the target address hits in the lower level cache. If so, the target cache line is retained in a data array of the lower level cache, and a replacement order field of the lower level cache is updated such that the target cache line is more likely to be evicted in response to a subsequent cache miss in a congruence class including the target cache line. In response to the subsequent cache miss, the target cache line is cast out to the lower level cache with an indication that the target cache line was a target of a previous deallocation request of the processor core.

公开(公告)号：AT544115T

公开(公告)日：2012-02-15

申请号：AT08775366

申请日：2008-07-29

Applicant: IBM

Inventor： CLARK LEO ,  FIELDS JAMES ,  GUTHRIE GUY ,  STARKE WILLIAM ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/08

Abstract: A method and computer system for reducing the wiring congestion, required real estate, and access latency in a cache subsystem with a sectored and sliced lower cache by re-configuring sector-to-slice allocation and the lower cache addressing scheme. With this allocation, sectors having discontiguous addresses are placed within the same slice, and a reduced-wiring scheme is possible between two levels of lower caches based on this re-assignment of the addressable sectors within the cache slices. Additionally, the lower cache effective address tag is re-configured such that the address fields previously allocated to identifying the sector and the slice are switched relative to each other's location within the address tag. This re-allocation of the address bits enables direct slice addressing based on the indicated sector.

公开(公告)号：AU2020358044A1

公开(公告)日：2022-03-24

申请号：AU2020358044

申请日：2020-09-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  HERRENSCHMIDT BENJAMIN ,  MAY CATHY ,  FREY BRADLY

IPC: G06F12/10

Abstract: A processor core processes a translation load instruction including a protection field specifying a desired access protection to be specified in a translation entry for a memory page. Processing the translation load instruction includes calculating an effective address within the memory page and ensuring that a translation entry containing the desired access protection is stored within at least one translation structure of the data processing system.

公开(公告)号：GB2502663A

公开(公告)日：2013-12-04

申请号：GB201303302

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: A deallocate request specifying a target address associated with a target cache line is sent from processor core to lower level cache; if the request hits, replacement order of lower level cache is updated such that the target is more likely to be evicted (e.g. making the target line least recently used [LRU]) in response to a subsequent cache miss. On a subsequent miss, the target line is cast out to the lower level cache with an indication that the line was deallocation request target (e.g. by setting a field in directory). The lower level cache may include load and store pipelines, with the deallocation request sent to the load pipeline. The deallocation may be executed at completion of dataset processing. Lower cache may include state machines servicing data requests, with retaining and updating performed without allocation of state machine/s to the request. A previous coherence state of the target may be retained. An interconnect fabric may connect processing units.

公开(公告)号：DE112020004709T5

公开(公告)日：2022-06-09

申请号：DE112020004709

申请日：2020-09-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  HERRENSCHMIDT BENJAMIN ,  MAY CATHY ,  FREY BRADLY GEORGE

IPC: G06F12/10

Abstract: Ein Prozessorkern verarbeitet eine Übersetzungsladeanweisung, die ein Schutzfeld aufweist, das einen gewünschten Zugriffsschutz angibt, der in einem Übersetzungseintrag für eine Speicherseite anzugeben ist. Die Verarbeitung der Übersetzungsladeanweisung weist eine Berechnung einer effektiven Adresse in der Speicherseite und das Sicherstellen auf, dass ein Übersetzungseintrag, der den gewünschten Zugriffsschutz enthält, in wenigstens einer Übersetzungsstruktur des Datenverarbeitungssystems gespeichert ist.

公开(公告)号：DE112020005147T5

公开(公告)日：2022-07-14

申请号：DE112020005147

申请日：2020-11-25

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH ,  MURRAY LUKE

IPC: G06F12/0806

Abstract: Ein Cache-Speicher enthält ein Daten-Array, ein Verzeichnis von Inhalten des Daten-Array, das Kohärenzzustandsinformationen angibt, und eine Snoop-Logik, die Operationen verarbeitet, die durch Bezugnahme auf das Daten-Array und das Verzeichnis von einer Systemstruktur gesnoopt werden. Als Antwort auf das Snooping einer Anforderung einer Lösch-/Bereinigungs-Speicherzugriffsoperation eines von einer Mehrzahl von Prozessorkernen, die eine Zieladresse angibt, in der Systemstruktur bedient die Snoop-Logik die Anforderung und geht danach in einen Referenzaktionsmodus über. Während sie sich in dem Referenzaktionsmodus befindet, schützt die Snoop-Logik einen Speicherblock, der durch die Zieladresse gekennzeichnet wird, vor konkurrierenden Speicherzugriffsanforderungen durch die Mehrzahl von Prozessorkernen, so dass keinem sonstigen Kohärenzteilnehmer gestattet wird, die Kohärenzeigentümerschaft des Speicherblocks zu übernehmen.

公开(公告)号：DE112020004672T5

公开(公告)日：2022-07-14

申请号：DE112020004672

申请日：2020-08-20

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  SHEN HUGH

IPC: G06F3/06

Abstract: Ein Datenverarbeitungssystem umfasst mehrere Verarbeitungseinheiten, die mit einer Systemleitung mit einer Rundsende-Adressleitung und einer Datenleitung verbunden sind. Die Verarbeitungseinheit enthält einen Prozessorkern, der Speicherzugriffsanweisungen ausführt, und einen mit dem Prozessorkern verbundenen Cache, der zum Speichern von Daten für den Zugriff durch den Prozessorkern konfiguriert ist. Die Verarbeitungseinheit ist zum Rundsenden einer Cache-blockierten Schreibanforderung und von Schreibdaten für eine mit der Systemleitung verbundene Zieleinheit konfiguriert. Gemäß verschiedenen Ausführungsformen können die ursprüngliche Cache-blockierte Schreibanforderung und die Schreibdaten in derselben oder in verschiedenen Anforderungen auf der Adressleitung übertragen werden.

公开(公告)号：DE112017001959T5

公开(公告)日：2018-12-20

申请号：DE112017001959

申请日：2017-04-05

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  JACKSON JONATHAN ROBERT ,  STARKE WILLIAM ,  STUECHELI JEFFREY

IPC: G06F12/00

Abstract: Ein Mehrprozessor-Datenverarbeitungssystem enthält mehrere vertikale Cachespeicher-Hierarchien, die eine Mehrzahl von Prozessorkernen unterstützen, einen Systemspeicher und eine Systemverbindung. Als Reaktion auf eine Anforderung Laden und Reservieren von einem ersten Prozessorkern gibt ein erster Cachespeicher, der den ersten Prozessorkern unterstützt, auf der Systemverbindung eine Speicherzugriffsanforderung für eine Ziel-Cachespeicherzeile der Anforderung Laden und Reservieren aus. In Reaktion auf die Speicherzugriffsanforderung und vor dem Empfangen einer systemweiten Kohärenzantwort für die Speicherzugriffsanforderung empfängt der erste Cachespeicher von einem zweiten Cachespeicher in einer zweiten vertikalen Cachespeicher-Hierarchie durch Cache-zu-Cache-Intervention die Ziel-Cachespeicherzeile und eine frühe Angabe der systemweiten Kohärenzantwort für die Speicherzugriffsanforderung. Als Reaktion auf die frühe Angabe und vor dem Empfangen der systemweiten Kohärenzantwort initiiert der erste Cachespeicher ein Verarbeiten zum Aktualisieren der Ziel-Cachespeicherzeile in dem ersten Cachespeicher.