公开(公告)号：WO2012066023A3

公开(公告)日：2012-08-16

申请号：PCT/EP2011070225

申请日：2011-11-16

Applicant: IBM ,  PANITZ DR PHILIPP ,  LEENSTRA DR JENS ,  OEHLER DR PHILIPP ,  KALTENBACH MARKUS ,  NIGGEMEIER TIM ,  BOERSMA MAARTEN

Inventor： PANITZ DR PHILIPP ,  LEENSTRA DR JENS ,  OEHLER DR PHILIPP ,  KALTENBACH MARKUS ,  NIGGEMEIER TIM ,  BOERSMA MAARTEN

IPC: G06F7/00

CPC classification number: G06F7/00 ,  H04L9/3239 ,  H04L2209/125

Abstract: The invention relates to a general purpose processor comprising an execution unit (2) adapted for performing a processor instruction, whereby the execution unit (2) comprises an integrated circuit and the integrated circuit is solely designed for calculating a SHA-2 sigma function (1). As such calculation of the SHA-2 sigma function (1) can be performed by the integrated circuit with a single instruction, the method according to the invention allows for a less costly calculation of the SHA-2 sigma function (1) respectively of the SHA-2 function than prior art.

Abstract translation: 本发明涉及包括执行单元（2）的通用处理器，该执行单元（2）用于执行处理器指令，由此执行单元（2）包括集成电路，并且集成电路被专门设计用于计算SHA-2西格玛函数（1 ）。 由于SHA-2西格玛函数（1）的这种计算可以由集成电路用单个指令执行，根据本发明的方法允许分别对SHA-2西格玛功能（1）的较低成本的计算 SHA-2功能比现有技术。

公开(公告)号：DE112023001775T5

公开(公告)日：2025-01-23

申请号：DE112023001775

申请日：2023-03-30

Applicant: IBM

Inventor： ELSHARIF ASHRAF ,  BRANCIFORTE RICHARD ,  ALEXANDER GREGORY ,  BERGER DEANNA ,  BRONSON TIMOTHY ,  TSAI AARON ,  PRITCHARD TAYLOR ,  KALTENBACH MARKUS ,  JACOBI CHRISTIAN ,  BLAKE MICHAEL

IPC: G06F12/0897

Abstract: Ein Computersystem umfasst einen Prozessorkern und ein Arbeitsspeichersystem in Signaldatenübertragung mit dem Prozessorkern. Das Arbeitsspeichersystem umfasst einen ersten Cache und einen zweiten Cache. Der erste Cache ist auf einer ersten Ebene einer Hierarchie in dem Arbeitsspeichersystem angeordnet und ist konfiguriert, um eine Mehrzahl von Einträgen des ersten Cache zu speichern. Der zweite Cache ist auf einer zweiten Ebene der Hierarchie angeordnet, die niedriger als die erste Ebene ist, und speichert eine Mehrzahl von Einträgen des zweiten Cache. Der erste Cache verwaltet ein Verzeichnis, das Informationen für jeden der Einträge des ersten Cache aufweist. Der zweite Cache verwaltet ein Shadow Pointer Directory (SPD), das einen oder mehrere SPD-Einträge umfasst, das jeden der Einträge des ersten Cache auf einen entsprechenden Eintrag des zweiten Cache auf einen Cache-Speicherort auf niedrigerer Ebene abbildet.

公开(公告)号：DE112023000812T5

公开(公告)日：2024-11-28

申请号：DE112023000812

申请日：2023-01-09

Applicant: IBM

Inventor： BINYAMINI LIOR ,  ZERNAKOV LUDMILLA ,  KALTENBACH MARKUS ,  SHUM CHUNG-LUNG ,  LEE JANG-SOO

IPC: G06F9/38 ,  G06F8/77 ,  G06F9/50

Abstract: Ein auf einem Computer ausgeführtes Verfahren umfasst ein Zuweisen einer ersten Gruppe von einer oder mehreren Einheiten einer Anweisungspipeline eines Prozessors als eine Frontend-Gruppe und ein Zuweisen einer zweiten Gruppe der einen oder mehreren Einheiten der Anweisungspipeline des Prozessors als eine Backend-Gruppe. Eine Frontend-Abmeldung wird durchgeführt, um einen oder mehrere Trace-Datensätze aus der ersten Gruppe während eines speicherinternen Trace einer Anweisung an eine Trace-Steuereinheit zu übertragen. Eine Backend-Abmeldung wird durchgeführt, um einen oder mehrere Trace-Datensätze aus der zweiten Gruppe während des speicherinternen Trace der Anweisung an die Trace-Steuereinheit zu übertragen. Eine nächste Anweisung wird in der ersten Gruppe der Anweisungspipeline gestartet, bevor die Backend-Abmeldung abgeschlossen ist.