公开(公告)号：WO2012012154A3

公开(公告)日：2012-04-26

申请号：PCT/US2011042289

申请日：2011-06-29

Applicant: IBM ,  KWON OH-JUNG ,  LEE JUNEDONG ,  PARRIES PAUL C ,  SCHEPIS DOMINIC J

Inventor： KWON OH-JUNG ,  LEE JUNEDONG ,  PARRIES PAUL C ,  SCHEPIS DOMINIC J

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/2007 ,  G06F17/5068 ,  H01L21/76224 ,  H01L21/7624 ,  H01L21/76251 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/10829 ,  H01L27/10861 ,  H01L27/1087 ,  H01L27/1203 ,  H01L28/40 ,  H01L28/90 ,  H01L29/66181

Abstract: A structure and method is provided for fabricating isolated capacitors. The method includes simultaneously forming a plurality of deep trenches and one or more isolation trenches surrounding a group or array of the plurality of deep trenches through a SOI and doped poly layer, to an underlying insulator layer. The method further includes lining the plurality of deep trenches and one or more isolation trenches with an insulator material. The method further includes filling the plurality of deep trenches and one or more isolation trenches with a conductive material on the insulator material. The deep trenches form deep trench capacitors and the one or more isolation trenches form one or more isolation plates that isolate at least one group or array of the deep trench capacitors from another group or array of the deep trench capacitors.

Abstract translation: 提供了用于制造隔离电容器的结构和方法。 该方法包括通过SOI和掺杂多晶层同时形成围绕多个深沟槽的组或阵列的多个深沟槽和一个或多个隔离沟槽至下伏绝缘体层。 该方法还包括用绝缘体材料衬里多个深沟槽和一个或多个隔离沟槽。 该方法还包括在绝缘体材料上用导电材料填充多个深沟槽和一个或多个隔离沟槽。 深沟槽形成深沟槽电容器，并且一个或多个隔离沟槽形成将一个或多个深沟槽电容器的组或阵列与深沟槽电容器的另一组或阵列隔离的一个或多个隔离板。

公开(公告)号：JP2013179323A

公开(公告)日：2013-09-09

申请号：JP2013085597

申请日：2013-04-16

Applicant: Samsung Electronics Co Ltd ,  三星電子株式会社Samsung Electronics Co.,Ltd. ,  Chartered Semiconductor Manufacturing Ltd ,  チャータード・セミコンダクター・マニュファクチャリング・リミテッド ,  Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation ,  Infineon Technologies North America Corp ,  インフィネオン テクノロジーズ ノース アメリカ コーポレイション

Inventor： PARK SANG-JINE ,  HENRY RICHARD O ,  TAN YONG SIANG ,  KWON OH SUNG ,  KWON OH-JUNG

IPC: H01L21/336 ,  H01L21/308 ,  H01L21/76 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/66636 ,  H01L21/31111 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66772 ,  H01L29/7833 ,  H01L29/7843

Abstract: PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor integrated circuit device which allow for stabilized etching.SOLUTION: The method of manufacturing a semiconductor integrated circuit device includes a step for forming a field effect transistor including a gate electrode 120, sacrifice nitride film spacer 150 formed on both sidewalls of the gate electrode, and a source/drain region 160 self-aligned with the sacrifice nitride film spacer, a step for selectively removing the sacrifice nitride film spacer by hydrofluoric acid having a selective ratio of the nitride film for the oxide film of larger than 1, and a step for forming a stress film, which derives tensile or compressive stress in the channel region of the field effect transistor, on both sidewalls of the gate electrode.

Abstract translation: 要解决的问题：提供一种制造允许稳定蚀刻的半导体集成电路器件的方法。解决方案：半导体集成电路器件的制造方法包括用于形成包括栅电极120的场效应晶体管的步骤，牺牲氮化物 形成在栅电极的两个侧壁上的膜间隔物150以及与牺牲氮化物膜间隔物自对准的源极/漏极区域160，用氮化物膜选择性比例的氢氟酸选择性去除牺牲氮化物膜间隔物的步骤 对于大于1的氧化膜，以及在栅电极的两个侧壁上形成在场效应晶体管的沟道区域中产生拉伸或压应力的应力膜的步骤。

公开(公告)号：JP2005260228A

公开(公告)日：2005-09-22

申请号：JP2005059899

申请日：2005-03-04

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： RAMACHANDORA DEIVAKARUNI ,  GLUSCHENKOV OLEG ,  KWON OH-JUNG ,  RAJEEV MALIK

IPC: H01L21/28 ,  H01L21/3205 ,  H01L21/44 ,  H01L21/8234 ,  H01L21/8242 ,  H01L23/52 ,  H01L27/088 ,  H01L27/108 ,  H01L29/423 ,  H01L29/49

CPC classification number: H01L27/10894 ,  H01L27/10861 ,  H01L27/10891 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide a structure to resolve problems in word line continuity and support region punch-through, and to provide a manufacturing method therefor. SOLUTION: An integrated circuit comprises at least one semiconductor memory array and a logic circuit. The memory array includes conductive word lines. The logic circuit includes a logic transistor having a conductive gate. The gate of the logic transistor and the word lines are composed of polysilicon and metal layers. In the word lines, the metal layer is thicker than the polysilicon layer. In the gate of the logic transistor, the metal layer is thinner than the polysilicon layer. COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：提供解决字线连续性和支撑区域穿透中的问题的结构，并提供其制造方法。 解决方案：集成电路包括至少一个半导体存储器阵列和逻辑电路。 存储器阵列包括导电字线。 逻辑电路包括具有导电栅极的逻辑晶体管。 逻辑晶体管的栅极和字线由多晶硅和金属层组成。 在字线中，金属层比多晶硅层厚。 在逻辑晶体管的栅极中，金属层比多晶硅层薄。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：WO2012099838A3

公开(公告)日：2012-10-26

申请号：PCT/US2012021482

申请日：2012-01-17

Applicant: IBM ,  KWON OH-JUNG

Inventor： KWON OH-JUNG

IPC: H01L27/12 ,  H01L21/3065 ,  H01L21/312

CPC classification number: H01L27/1087 ,  H01L21/3081 ,  H01L21/31111 ,  H01L21/31144 ,  H01L29/66181

Abstract: A hard mask material is removed from an SOI substrate without using a chemical mechanical polish (CMP) process. A blocking material is deposited on a hard mask material after a deep trench reactive ion etch (RIE) process. The blocking material on top of the hard mask material is removed. A selective wet etching process is used to remove the hard mask material. Trench recess depth is effectively controlled.

Abstract translation: 不使用化学机械抛光（CMP）工艺，从SOI衬底去除硬掩模材料。 在深沟槽反应离子蚀刻（RIE）工艺之后，将阻挡材料沉积在硬掩模材料上。 去除硬掩模材料顶部的阻挡材料。 使用选择性湿法蚀刻工艺去除硬掩模材料。 沟槽深度有效控制。

公开(公告)号：DE112012000255B4

公开(公告)日：2020-07-16

申请号：DE112012000255

申请日：2012-01-17

Applicant: IBM

Inventor： KWON OH-JUNG

IPC: H01L27/12 ,  H01L21/3065 ,  H01L21/312

Abstract: Verfahren zum Bilden einer Einheit, aufweisend:Bereitstellen eines Halbleiter-auf-Isolator(SOI)-Substrats (105), welches eine obere SOI-Schicht (130), eine mittlere BOX-Schicht (120) und eine untere Substratschicht (110) aufweist;Abscheiden einer Hartmaskenschicht (150) auf dem SOI-Substrat;Ätzen eines Grabens (160) in dem SOI-Substrat, wobei sich der Graben in die Substratschicht hinein erstreckt;Abscheiden einer Sperrschicht (170) auf einer oberen Fläche der Hartmaskenschicht und auf einem Boden und Seitenwänden des Grabens;Entfernen eines Abschnitts der Sperrschicht über der Hartmaskenschicht und auf dem Boden des Grabens;Entfernen der Hartmaskenschicht;Entfernen des verbleibenden Abschnitts der Sperrschicht auf den Seitenwänden des Grabens;Abscheiden eines ersten leitfähigen Materials (200), um den Graben zu füllen;Planarisieren des ersten leitfähigen Materials; undEntfernen eines Abschnitts des ersten leitfähigen Materials aus dem Graben, wobei sich eine obere Fläche des ersten leitfähigen Materials (200') unter einer unteren Fläche der SOI-Schicht und über einer oberen Fläche der Substratschicht befindet.

公开(公告)号：DE102010037675A1

公开(公告)日：2011-07-21

申请号：DE102010037675

申请日：2010-09-21

Applicant: INFINEON TECHNOLOGIES AG ,  IBM ,  SAMSUNG ELECTRONICS CO LTD

Inventor： CHOI JIN-WOO ,  DOMENICUCCI ANTHONY ,  KWON OH-JUNG ,  KWON O SUNG

IPC: H01L21/24 ,  H01L21/283 ,  H01L21/324

Abstract: Es wird ein Verfahren bereitgestellt zum Ausbilden einer Metall-Halbleiter-Legierung, das Folgendes beinhaltet: Bereitstellen einer Abscheidungsvorrichtung (100), die eine Platinquelle (10) und eine Nickelquelle (20) enthält, wobei die Platinquelle (10) von der Nickelquelle (20) getrennt ist; Positionieren eines Substrats (50) mit einer Halbleiteroberfläche (45) in der Abscheidungsvorrichtung (100); Ausbilden einer Metalllegierung auf der Halbleiteroberfläche (45), wobei das Ausbilden der Metalllegierung ein Abscheidungsstadium aufweist, bei dem die Platinquelle (10) Platin zu der Halbleiteroberfläche (45) mit einer Anfangsrate in einer Anfangsperiode abscheidet, die größer ist als eine Endrate bei einer Endperiode des Abscheidungsstadiums, und die Nickelquelle (20) Nickel zur Halbleiteroberfläche (45) abscheidet; und Tempern der Metalllegierung, um das Nickel und das Platin mit dem Halbleitersubstrat (50) umzusetzen, um eine Nickel-Platin-Halbleiter-Legierung bereitzustellen.

公开(公告)号：GB2495457B

公开(公告)日：2014-08-20

申请号：GB201301679

申请日：2011-06-29

Applicant: IBM

Inventor： KWON OH-JUNG ,  LEE JUNEDONG ,  PARRIES PAUL C ,  SCHEPIS DOMINIC J

IPC: H01L27/108 ,  H01L21/762

公开(公告)号：DE112011102414T5

公开(公告)日：2013-06-06

申请号：DE112011102414

申请日：2011-06-29

Applicant: IBM

Inventor： KWON OH-JUNG ,  LEE JUNEDONG ,  PARRIES PAUL C ,  SCHEPIS DOMINIC J

IPC: H01L21/84 ,  H01L21/762 ,  H01L21/8242 ,  H01L27/108

Abstract: Es wird eine Struktur und ein Verfahren zur Herstellung isolierter Kondensatoren bereitgestellt. Das Verfahren weist das gleichzeitige Bilden mehrerer tiefer Gräben und eines oder mehrerer Isolationsgräben, welche eine Gruppe oder ein Feld der mehreren tiefen Gräben umgeben, durch eine SOI- und dotierte Polyschicht zu einer darunter liegenden Isolatorschicht auf. Das Verfahren weist ferner das Auskleiden der mehreren tiefen Gräben und des einen oder der mehreren Isolationsgräben mit einem Isolatormaterial auf. Das Verfahren weist ferner das Füllen der mehreren tiefen Gräben und des einen oder der mehreren Isolationsgräben mit einem leitfähigen Material auf dem Isolatormaterial auf. Die tiefen Gräben bilden Tiefgrabenkondensatoren, und der eine oder die mehreren Isolationsgräben bilden eine oder mehrere Isolationsplatten, welche mindestens eine Gruppe oder ein Feld der Tiefgrabenkondensatoren von einer anderen Gruppe oder einem Feld der Tiefgrabenkondensatoren isolieren.

公开(公告)号：DE102005063468B4

公开(公告)日：2009-05-20

申请号：DE102005063468

申请日：2005-11-15

Applicant: QIMONDA AG ,  IBM

Inventor： SETTLEMYER KENNETH ,  RAMACHANDRAN RAVIKUMAR ,  KIM MIN-SOO ,  KWON OH-JUNG

IPC: H01L21/8242 ,  H01L27/108

Abstract: A method of fabricating a bottle trench and a bottle trench capacitor. The method including: providing a substrate; forming a trench in the substrate, the trench having sidewalls and a bottom, the trench having an upper region adjacent to a top surface of the substrate and a lower region adjacent to the bottom of the trench; forming an oxidized layer of the substrate in the bottom region of the trench; and removing the oxidized layer of the substrate from the bottom region of the trench, a cross-sectional area of the lower region of the trench greater than a cross-sectional area of the upper region of the trench.

公开(公告)号：DE102005054431B4

公开(公告)日：2008-08-28

申请号：DE102005054431

申请日：2005-11-15

Applicant: IBM ,  QIMONDA AG

Inventor： SETTLEMYER KENNETH ,  RAMACHANDRAN RAVIKUMAR ,  KIM MIN-SOO ,  KWON OH-JUNG

IPC: H01L21/8242 ,  H01L27/108

Abstract: A method of fabricating a bottle trench and a bottle trench capacitor. The method including: providing a substrate; forming a trench in the substrate, the trench having sidewalls and a bottom, the trench having an upper region adjacent to a top surface of the substrate and a lower region adjacent to the bottom of the trench; forming an oxidized layer of the substrate in the bottom region of the trench; and removing the oxidized layer of the substrate from the bottom region of the trench, a cross-sectional area of the lower region of the trench greater than a cross-sectional area of the upper region of the trench.