公开(公告)号：GB2497854A

公开(公告)日：2013-06-26

申请号：GB201222610

申请日：2012-12-14

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  GUILLORN MICHAEL ,  LAUER GEN PEI

IPC: H01L29/06 ,  H01L29/08

Abstract: A method includes providing a substrate 10 containing at least two adjacent gate structures 16 on a silicon surface of the substrate; etching a V-shaped groove 40 through the silicon surface between the first and second adjacent gate structures, where the V-shaped groove extends substantially from an edge of the first gate structure to an opposing edge of the second gate structure; implanting a source/drain region 42 into the V-shaped groove; and siliciding 44 the implanted source/drain region. The etching step is preferably performed by using a HC1-based chemical vapour etch (CVE) that stops on a Si(111) plane of the silicon substrate. The surface of the substrate may be a Si(100) plane of a silicon on insulator (SOI) layer and implantation extends through the silicon layer 14 to the insulator layer 12. The top portion of the gate structures may also be silicided. A structure containing FETs that is fabricated in accordance with the method is also disclosed.

公开(公告)号：DE102012223653A1

公开(公告)日：2013-06-20

申请号：DE102012223653

申请日：2012-12-18

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  LAUER GEN PEI ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234

Abstract: Ein Verfahren weist das Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; das Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; das Implantieren einer Source/Drain-Zone in die V-förmige Nut und das Silicidieren der implantierten Source/Drain-Zone auf. Der Ätzschritt wird vorzugsweise unter Anwendung eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) auf HCl-Basis durchgeführt, welches an einer Si(111)-Ebene des Siliciumsubstrats (z. B. einer SOI-Schicht) endet. Außerdem wird eine FETs enthaltende Struktur offenbart, welche gemäß dem Verfahren hergestellt wird.

公开(公告)号：DE102012223653B4

公开(公告)日：2015-11-26

申请号：DE102012223653

申请日：2012-12-18

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  LAUER GEN PEI ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234 ,  H01L21/306 ,  H01L21/84 ,  H01L29/06

Abstract: Verfahren zur Herstellung von Transistoreinheiten, aufweisend: Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; Implantieren einer Source/Drain-Zone in die V-förmige Nut; und Silicidieren der implantierten Source/Drain-Zone; wobei das Substrat aus einer Silicium-auf-Isolator(SOI)-Schicht besteht, die auf einer isolierenden Schicht angeordnet ist, und wobei die Source/Drain-Zone so implantiert wird, dass sie sich zumindest von einem Boden der V-förmigen Nut bis zu der isolierenden Schicht erstreckt; wobei das Ätzen das Durchführen eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) aufweist, welches an einer Si(111)-Ebene der SOI-Schicht endet; und wobei das chemische Ätzen mit einem Gas unter Verwendung eines Gemisches von HCl und German (GeH4) einige Minuten lang bei etwa 550 °C und 5330 Pascal in einem H2-Strom durchgeführt wird.

公开(公告)号：GB2497854B

公开(公告)日：2014-02-05

申请号：GB201222610

申请日：2012-12-14

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  GUILLORN MICHAEL ,  LAUER GEN PEI

IPC: H01L29/06 ,  H01L29/08