公开(公告)号：WO2010020578A4

公开(公告)日：2010-04-15

申请号：PCT/EP2009060484

申请日：2009-08-13

Applicant: IBM ,  IBM UK ,  BABICH KATHERINA ,  CHANG JOSEPHINE ,  FULLER NICHOLAS ,  GUILLORN MICHAEL ,  LAUER ISAAC ,  ROOKS MICHAEL

Inventor： BABICH KATHERINA ,  CHANG JOSEPHINE ,  FULLER NICHOLAS ,  GUILLORN MICHAEL ,  LAUER ISAAC ,  ROOKS MICHAEL

IPC: H01L21/60 ,  H01L21/768

CPC classification number: H01L21/76897 ,  H01L21/76816 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method for fabricating a transistor having self-aligned borderless electrical contacts is disclosed. A gate stack (102, 103) is formed on a silicon region (104). An off-set spacer (112, 114) is formed surrounding the gate stack. A sacrificial layer (222) that includes a carbon-based film is deposited overlying the silicon region, the gate stack, and the off-set spacer. A pattern (326) is defined in the sacrificial layer to define a contact area for the electrical contact. The pattern exposes at least a portion of the gate stack and source/drain. A dielectric layer (530) is deposited overlying the sacrificial layer that has been patterned and the portion of the gate stack that has been exposed. The sacrificial layer that has been patterned is selectively removed to define the contact area at the height that has been defined. The contact area for the height that has been defined is metalized to form the electrical contact.

Abstract translation: 公开了一种用于制造具有自对准无边界电触点的晶体管的方法。 栅极堆叠（102,103）形成在硅区域（104）上。 偏置间隔物（112,114）围绕栅极叠层形成。 包括基于碳的膜的牺牲层（222）被沉积为覆盖硅区域，栅极叠层和偏移间隔物。 图案（326）被限定在牺牲层中以限定用于电接触的接触区域。 该图案暴露出栅极叠层和源极/漏极的至少一部分。 沉积介电层（530），覆盖已经被图案化的牺牲层和已经暴露的栅极叠层的部分。 已经被图案化的牺牲层被选择性地去除以限定在已经限定的高度处的接触区域。 已经定义的高度的接触区域被金属化以形成电接触。

公开(公告)号：GB2487846B

公开(公告)日：2013-12-18

申请号：GB201203107

申请日：2010-11-04

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  GUILLORN MICHAEL ,  JOSEPH ERIC ANDREW

IPC: H01L51/05 ,  H01L29/06 ,  H01L29/775 ,  H01L29/78 ,  H01L51/00

Abstract: A field effect transistor (FET) includes a drain formed of a first material, a source formed of the first material, a channel formed by a nanostructure coupling the source to the drain, and a gate formed between the source and the drain and surrounding the nanostructure.

公开(公告)号：GB2497854A

公开(公告)日：2013-06-26

申请号：GB201222610

申请日：2012-12-14

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  GUILLORN MICHAEL ,  LAUER GEN PEI

IPC: H01L29/06 ,  H01L29/08

Abstract: A method includes providing a substrate 10 containing at least two adjacent gate structures 16 on a silicon surface of the substrate; etching a V-shaped groove 40 through the silicon surface between the first and second adjacent gate structures, where the V-shaped groove extends substantially from an edge of the first gate structure to an opposing edge of the second gate structure; implanting a source/drain region 42 into the V-shaped groove; and siliciding 44 the implanted source/drain region. The etching step is preferably performed by using a HC1-based chemical vapour etch (CVE) that stops on a Si(111) plane of the silicon substrate. The surface of the substrate may be a Si(100) plane of a silicon on insulator (SOI) layer and implantation extends through the silicon layer 14 to the insulator layer 12. The top portion of the gate structures may also be silicided. A structure containing FETs that is fabricated in accordance with the method is also disclosed.

公开(公告)号：DE112017000914B4

公开(公告)日：2019-03-28

申请号：DE112017000914

申请日：2017-06-22

Applicant: IBM

Inventor： LOUBET NICOLAS ,  GUILLORN MICHAEL

IPC: H01L21/336 ,  B82Y10/00 ,  H01L21/768 ,  H01L23/532 ,  H01L29/423 ,  H01L29/775 ,  H01L29/786

Abstract: Verfahren (100) zum Ausbilden eines Wrap-Around-Kontakts, aufweisend:Ausbilden (110) einer Mehrzahl von ersten Halbleiterschichten (204) auf einer Mehrzahl von Finnenstrukturen (212);Ausbilden einer Mehrzahl von zweiten Halbleiterschichten (206) abwechselnd mit der Mehrzahl von ersten Halbleiterschichten;Ausbilden (120) eines Opfergates (216) auf der Mehrzahl von ersten Halbleiterschichten;Ausbilden (130) einer Epitaxieschicht (222) auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand (203s) der Mehrzahl von zweiten Halbleiterschichten;Ausbilden einer Opferschicht (224) auf der Epitaxieschicht;Ausbilden einer Auskleidungsschicht (226) auf der Opferschicht;Ausbilden einer Oxidschicht (228) auf der Auskleidungsschicht;Polieren der Oxidschicht;Ausbilden (140; 1640) einer Gatestruktur (230) durch Ersetzen des Opfergates und der Mehrzahl von ersten Halbleiterschichten durch eine Metallschicht;Ätzen der Oxidschicht und der Auskleidungsschicht zum Freilegen der Opferschicht;selektives Ätzen der Opferschicht zum Freilegen der Epitaxieschicht; undAusbilden (150) eines Wrap-Around-Kontakts (236) auf der Epitaxieschicht.

公开(公告)号：DE112017000914T5

公开(公告)日：2018-10-31

申请号：DE112017000914

申请日：2017-06-22

Applicant: IBM

Inventor： LOUBET NICOLAS ,  GUILLORN MICHAEL

IPC: H01L29/786

Abstract: Ein Verfahren zum Ausbilden eines Wrap-Around-Kontakts beinhaltet ein Ausbilden einer Mehrzahl von Halbleiterschichten auf einer Mehrzahl von Finnenstrukturen, ein Ausbilden eines Opfergates auf der Mehrzahl von Halbleiterschichten, ein Ausbilden einer Epitaxieschicht auf der Mehrzahl von Finnenstrukturen und auf einer Seitenwand der Mehrzahl von Halbleiterschichten, ein Ausbilden einer Gatestruktur, indem das Opfergate und die Mehrzahl von Halbleiterschichten durch eine Metallschicht ersetzt werden, und ein Ausbilden eines Wrap-Around-Kontakts auf der Epitaxieschicht.

公开(公告)号：DE112016000434B4

公开(公告)日：2024-12-12

申请号：DE112016000434

申请日：2016-02-08

Applicant: IBM

Inventor： CHENG JOY ,  TJIO MELIA ,  SINGH GURPREET ,  FRIZ ALEXANDER ,  SANDERS DANIEL PAUL ,  TSAI HSIN YU ,  BRINK MARKUS ,  GUILLORN MICHAEL ,  LIU CHI-CHUN ,  DOERK GREGORY

IPC: H01L21/027 ,  H01L21/311 ,  H01L29/06 ,  H05K3/00

Abstract: Ein Verfahren, das aufweist:i) Ausbilden einer Schicht (21), im Folgenden SA-Schicht genannt, die ein Material zur Selbstorganisation, im Folgenden SA-Material genannt, auf einer oberen Oberfläche einer hybriden Vorstruktur aufweist und Ausbilden einer Deckschicht (174), die auf einer oberen Oberfläche der SA-Schicht (21) angeordnet ist, wobeidas SA-Material zur Selbstorganisation zur Bildung einer phasengetrennten lamellaren Bereichsstruktur (31) mit einem charakteristischen Pitch Lo ausgebildet ist,die Vorstruktur auf einem Substrat (60) angeordnet ist,die obere Oberfläche (13) der Vorstruktur eine geometrische Hauptachse hat,die obere Oberfläche der Vorstruktur a) unabhängige erhöhte Oberflächen (13) durchsetzt mit benachbarten vertieften Oberflächen (14) und b) Seitenwände (18), die die erhöhten Oberflächen (13) mit den vertieften Oberflächen (14) verbinden, aufweist,das unter den erhöhten Oberflächen (13) der Vorstruktur liegende Material in einem bestimmten Ätzprozess einen höheren Ätzwiderstand im Vergleich zum Material hat, das unter den vertieften Oberflächen (14) der Vorstruktur liegt,eine bestimmte erhöhte Oberfläche (13) eine Breite WEhat, die als die Länge der bestimmten erhöhten Oberfläche (13) in einer Richtung senkrecht zur Hauptachse definiert ist,eine bestimmte vertiefte Oberfläche (14) eine Breite WRhat, die definiert ist als die Länge der vertieften Oberfläche (14) in einer Richtung senkrecht zur Hauptachse,WR+WEfür jedes Paar von benachbarten vertieften und erhöhten Oberflächen (13, 14) eine unabhängige Summe mit dem Wert von etwa nLo ist, wobei n eine Ganzzahl von 4 bis etwa 30 ist,WRvon wenigstens einer der vertieften Oberflächen (14) größer als etwa 2 Lo ist,WEvon wenigstens einer der erhöhten Oberflächen (13) größer als etwa 2 Lo ist,eine jede der Seitenwände (18) eine unabhängige Höhe HNvon etwa 0,1 Lo bis etwa 2 Lo hat,die SA-Schicht (21) mit den erhöhten Oberflächen (13), den vertieften Oberflächen (14) und den Seitenwänden (18) der Vorstruktur in Kontakt steht, unddie SA-Schicht (21) eine obere Oberfläche in Kontakt mit der obersten Beschichtung hat;ii) Ermöglichen oder Induzieren der Selbstorganisation des SA-Materials, wodurch eine selbstorganisierte SA-Schicht (21) ausgebildet wird, die die lamellare Bereichsstruktur aufweist, wobei die Bereichsstruktur alternierende Bereiche (32, 33) aufweist, die jeweils chemisch unterschiedliche Komponenten des SA-Materials aufweisen, wobei ein jeder der Bereiche eine Vielzahl von Lamellen aufweist, wobeidie erhöhten Oberflächen (13) neutral-benetzend für die Bereiche (32,33) sind,eine jede der erhöhten Oberflächen (13) wenigstens eine der Lamellen eines jeden der Bereiche (32, 33) berührt,eine jede der Lamellen in Kontakt mit einer bestimmten erhöhten Oberfläche (13) der Vorstruktur a) senkrecht zur gegebenen erhöhten Oberfläche (13) ausgerichtet ist, b) in Kontakt mit der Deckschicht über der bestimmten erhöhten Oberfläche (13) steht, und c) entlang der Hauptachse der Vorstruktur ausgerichtet ist.iii) selektives Entfernen von einem der Bereiche (32, 33) mithilfe eines Ätzprozesses, wodurch eine geätzte Bereichsstruktur ausgebildet wird, die die Lamellen eines verbleibenden Bereichs aufweist; undiv) selektives Übertragen der geätzten Bereichsstruktur in das Material mit einem höherem Ätzwiderstand unter den erhöhten Oberflächen (13) mithilfe eines zweiten Ätzprozesses, wodurch eine Übertragungsstruktur ausgebildet wird, die topographische Merkmale aufweist, die Material mit einem höheren Ätzwiderstand aufweisen.

公开(公告)号：DE112016000434T5

公开(公告)日：2017-10-05

申请号：DE112016000434

申请日：2016-02-08

Applicant: IBM

Inventor： TJIO MELIA ,  TSAI HSIN YU ,  BRINK MARKUS ,  GUILLORN MICHAEL ,  DOERK GREGORY ,  CHENG JOY ,  SINGH GURPREET ,  FRIZ ALEXANDER ,  SANDERS DANIEL PAUL ,  LIU CHI-CHUN

IPC: H01L21/02 ,  H01L21/311 ,  H01L29/06 ,  H05K3/00

Abstract: Hybride Vorstrukturen wurden zur geführten Selbstorganisation eines bestimmten Block-Copolymers hergestellt, das dazu ausgestaltet ist, eine lamellare Bereichsstruktur zu bilden. Die hybriden Vorstrukturen haben obere Oberflächen, die unabhängige erhöhte Oberflächen durchsetzt mit angrenzenden vertieften Oberflächen aufweisen. Die erhöhten Oberflächen sind für die durch Selbstorganisation gebildeten Bereiche neutral-benetzend. Das Material unter den erhöhten Oberflächen weist in einem bestimmten Ätzprozess einen höheren Ätzwiderstand als das Material unter den vertieften Oberflächen auf. Unter Berücksichtigung anderer abmessungsbezogenen Randbedingungen der hier beschriebenen hybriden Vorstruktur wurde eine Schicht des bestimmten Block-Copolymers auf der hybriden Vorstruktur ausgebildet. Die Selbstorganisation der Schicht erzeugte eine lamellare Bereichsstrukur, die selbst-ausgerichtete, unidirektionale, senkrecht ausgerichtete Lamellen über den erhöhten Oberflächen und parallel und/oder senkrecht ausgerichtete Lamellen über vertieften Oberflächen aufwies. Die dargestellten Bereichsstrukturen besitzen eine großräumige Ordnung und sind entlang der Hauptachse der Vorstruktur angeordnet. Die lamellaren Bereichsstrukturen sind zur Bildung von Übertragungsstrukturen zweckdienlich, die zweidimensionale angepasste Merkmale aufweisen.

公开(公告)号：GB2497399A

公开(公告)日：2013-06-12

申请号：GB201221060

申请日：2012-11-23

Applicant: IBM

Inventor： ZHANG YING ,  LIU FEI ,  GUILLORN MICHAEL

IPC: B81C1/00

Abstract: A hafnium oxide hard mask layer is used to define an opening for removing sacrificial silicon oxide material surrounding the electromechanical actuator 38A. The hafnium oxide hard mask layer is compatible with the use of HF vapour for removing the sacrificial oxide and releasing the electromechanical actuating member 38A with reduced stiction. The hafnium oxide hard mask is also formed over adjacent CMOS transistor circuitry during the release etching of the MEMS or NEMS switches

公开(公告)号：DE112018005785T5

公开(公告)日：2020-08-13

申请号：DE112018005785

申请日：2018-11-22

Applicant: IBM

Inventor： FETTEROLF PETER SHAWN ,  GUILLORN MICHAEL ,  CORLISS DANIEL ,  DUNN NEYLON DERREN

IPC: G03F7/20

Abstract: Eine Ausführungsform der Erfindung kann ein Verfahren zum Sicherstellen enthalten, dass ein Halbleiter-Layout fehlerfrei ist. Das Verfahren kann Analysieren eines Fotomasken-Layouts für einen Halbleiterschaltkreis umfassen. Die Fotomaske kann ein elektrisches Schaltungs-Layout, das zum Betreiben des Halbleiterschaltkreises erforderlich ist, und freie Flächen enthalten, auf denen sich kein elektrisches Schaltungs-Layout befindet. Das Verfahren kann Einfügen eines optischen Layouts in die freien Flächen des Fotomasken-Layouts für den Halbleiterschaltkreis umfassen. Das optische Layout kann bekannte optische Muster zum Prüfen des Layouts eines Halbleiterschaltkreises haben. Gemäß einer Ausführungsform der Erfindung kann das optische Layout physisch von dem elektrischen Schaltungs-Layout getrennt sein. Gemäß einer anderen Ausführungsform der Erfindung kann das optische Layout eine oder mehrere Fotomaskenschichten aufweisen und das elektrische Schaltungs-Layout überdecken. Gemäß einer anderen Ausführungsform der kann das optische Layout Abdeckformen aufweisen.

公开(公告)号：GB2497854B

公开(公告)日：2014-02-05

申请号：GB201222610

申请日：2012-12-14

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  GUILLORN MICHAEL ,  LAUER GEN PEI

IPC: H01L29/06 ,  H01L29/08