公开(公告)号：DE112018004142T5

公开(公告)日：2020-04-23

申请号：DE112018004142

申请日：2018-08-02

Applicant: IBM

Inventor： BIRAN GIORA ,  LOBO PREETHAM ,  WEBEL TOBIAS ,  BUYUKTOSUNOGLU ALPER ,  VEZYRTZIS CHRISTOS ,  BERTRAN MONFORT RAMON ,  CHUANG PIERCE I-JEN ,  RESTLE PHILLIP JOHN ,  BOSE PRADIP

IPC: G06F1/30 ,  G06F1/28 ,  G06F1/32 ,  G06F9/38

Abstract: Es werden Techniken bereitgestellt, die eine Verringerung und/oder Minderung eines Spannungseinbruchs in einem Prozessorkern ermöglichen. In einem Beispiel kann ein System einen Hauptspeicher, in dem durch einen Computer ausführbare Komponenten gespeichert sind, und einen Prozessor aufweisen, der diese ausführt. Die durch einen Computer ausführbaren Komponenten können eine Beobachtungskomponente aufweisen, die ein oder mehrere Ereignisse in einer ersten Stufe einer Prozessor-Pipeline erkennt. Bei einem Ereignis aus dem einen oder den mehreren Ereignissen kann es sich um ein definiertes Ereignis handeln, das als einen Pegel an Leistung, die während einer zweiten Stufe der Prozessor-Pipeline verbraucht wird, erhöhend ermittelt wird. Die durch einen Computer ausführbaren Komponenten können auch eine Anweisungskomponente, die vor der Erhöhung des Pegels der Leistung, die während der zweiten Stufe der Prozessor-Pipeline verbraucht wird, eine Gegenmaßnahme zur Minderung eines Spannungseinbruchs anwendet, und eine Rückkopplungskomponente aufweisen, die der Anweisungskomponente eine Benachrichtigung bereitstellt, die einen Erfolg oder einen Misserfolg eines Ergebnisses der Gegenmaßnahme zur Minderung eines Spannungseinbruchs anzeigt.