公开(公告)号：CO4700362A1

公开(公告)日：1998-12-29

申请号：CO92323128

申请日：1990-06-01

Applicant: IBM

Inventor： BONEVENTO FRANCIS M ,  CHISHOLM DOUGLAS R ,  SAMMY D DODDS ,  DHRUVKUMAR M DESAI ,  MANDESE ERNEST N ,  MC NEILL ANDREW B ,  MENDELSON RICHARD N

IPC: G06F13/00 ,  G06F13/12

Abstract: En un sistema procesador de datos que incluye un sistemacentral, y al menos un subsistema que puede llevar dispositivos unidos a él, la combinación que comprende: una interfase de órdenes para transferir información entre el sistema central y dicho un subsistema, incluyendo dicha interfase de órdenes: una primera puerta para recibir una orden directa o una orden indirecta desde dicho sistema central, las cuales órdenes son indicativas del tipo de operación que ha de realizarse en dicho subsistema o en los dispositivos unidos a él; y una segunda puerta para recibir desde dicho sistema central un código indicativo de cual dichas ordenes directa o indirecta se recibe en dicha primera puerta, y siendo también indicativo de cual de dicho un subsistema o de un dispositivo unido a él, ha de ejecutar la orden recibida en dicha primera puerta". En un sistema computador que incluye un procesador central que tiene una memoria del sistema, y al menos un subsistema inteligente que puede tener dispositivos unidos a él, la combinación que comprende: una interfase de órdenes incluida en cada uno de tales subsistemas para transferir información entre dicho procesador central y dicho un subsistema inteligente, incluyendo dicha interfase de órdenes:una puerta de interfase de órdenes para recibir una orden directa o una orden indirecta proveniente de dicho procesador central, las cuales ordenes son indicativas del tipo de operación que ha de realizarse por el subsistema inteligente o los dispositivos unidos a él; yuna puerta de atención, para recibir desde dicho procesador central, un código que tenga una primera porción que es indicativa de cual de dichas órdenes directas o de dichas ordenes indirectas se recibe en dicha puerta de interfase de órdenes; y una segunda porción que es indicativa de cual de los sistemas inteligentes o de los dispositivos unidos a él ha de ejecutar la orden recibida en dicha puerta de interfase de órdenes".