公开(公告)号：DE112018000636B4

公开(公告)日：2021-12-09

申请号：DE112018000636

申请日：2018-04-11

Applicant: IBM

Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur (50), wobei das Verfahren aufweist:Bilden (102) einer Finnenstruktur (12) über einem Substrat (10),Bilden (104) einer ersten Source/Drain-Zone (16) zwischen der Finnenstruktur und dem Substrat;Bilden (106) erster Abstandhalter (20) in Nachbarschaft zu der Finnenstruktur;Bilden (108) zweiter Abstandhalter (22) in Nachbarschaft zu der ersten Source/Drain-Zone;Aussparen (110) der ersten Source/Drain-Zone in frei liegenden Bereichen;Bilden (112) einer Zone einer flachen Grabenisolierung, im Folgenden STI genannt, (26) innerhalb der frei liegenden Bereiche (24) der ausgesparten ersten Source/Drain-Zone;Abscheiden (114) eines unteren Abstandhalters (28) über der STI-Zone;Bilden (116) eines Metall-Gate-Stapels (30) über dem unteren Abstandhalter;Abscheiden (118) eines oberen Abstandhalters (32) über dem Metall-Gate-Stapel;Schneiden (120) des Metall-Gate-Stapels;Bilden (122) einer zweiten Source/Drain-Zone (38) über der Finnenstruktur; undBilden (124) von Kontakten (40, 41, 42), so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

公开(公告)号：DE112018000636T5

公开(公告)日：2019-11-14

申请号：DE112018000636

申请日：2018-04-11

Applicant: IBM

Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

IPC: H01L21/336

Abstract: Ein Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur umfasst Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat, Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur, Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone und Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen. Das Verfahren umfasst ferner Bilden einer Zone einer flachen Grabenisolierung (STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone, Abscheiden eines unteren Abstandhalters über der STI-Zone, Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter, Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel, Schneiden des Metall-Gate-Stapels, Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

公开(公告)号：DE112018005825B4

公开(公告)日：2022-11-03

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Finnenstruktur für einen vertikalen Feldeffekttransistor (VFET), wobei das Verfahren die Schritte aufweist:Abscheiden einer Hartmaske (602) auf ein Substrat (502);Abscheiden eines Dornmaterials (702) auf die Hartmaske (602);Strukturieren des Dornmaterials (702) entlang einer ersten Richtung, um erste Dorne (802) zu bilden;Bilden erster Abstandhalter (902) neben den ersten Dornen (802);Füllen von Lücken zwischen den ersten Dornen (802) mit zusätzlichem Dornmaterial, um zweite Dorne (1002) zwischen den ersten Dornen (802) zu bilden;Strukturieren der ersten Dorne (802), der ersten Abstandhalter (902) und der zweiten Dorne (1002) entlang einer zweiten Richtung, wobei die zweite Richtung senkrecht zu der ersten Richtung verläuft;Bilden zweiter Abstandhalter (1202) senkrecht zu den ersten Abstandhaltern (902) neben den ersten Dornen (802) und den zweiten Dornen (1002);selektives Entfernen der ersten Dorne (802) und der zweiten Dorne (1002), wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten Abstandhalter (902) und die zweiten Abstandhalter (1202) gebildet wird;Übertragen der leiterförmigen Struktur auf die Hartmaske (602);Übertragen der leiterförmigen Struktur von der Hartmaske (602) auf das Substrat (502), um eine erste Finne (104) in Nachbarschaft zu einer zweiten Finne (104) und mindestens eine Querfinne (106) zu bilden, welche die erste Finne (104) und die zweite Finne (104) miteinander verbindet; undSchneiden der leiterförmigen Struktur in dem Substrat (502) in einzelne Finnenstrukturen, wobei Schnitte, die während des Schneidens gemacht werden, angeordnet sind, um jede individuelle Finnenstruktur zu bilden,wobei eine erste Querfinne (106a) die erste Finne (104) und die zweite Finne (104) an einem Ende der ersten Finne (104) und der zweiten Finne (104) miteinander verbindet und wobei eine zweite Querfinne (106b) die erste Finne (104) und die zweite Finne (104) an einem anderen Ende der ersten Finne (104) und der zweiten Finne (104) in einer O-förmigen Finnenstruktur miteinander verbindet.

公开(公告)号：DE112018005825T5

公开(公告)日：2020-07-30

申请号：DE112018005825

申请日：2018-11-01

Applicant: IBM

Inventor： ZHANG CHEN ,  CHENG KANGGUO ,  YAMASHITA TENKO ,  MIAO XIN ,  XU WENYU

IPC: H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Vergrößern der Weff bei VFET-Einheiten bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zum Bilden einer Finnenstruktur: Abscheiden einer Hartmaske auf ein Substrat; Abscheiden eines Dornmaterials auf die Hartmaske; Strukturieren des Dornmaterials entlang einer ersten Richtung, um erste Dorne zu bilden; Bilden erster Abstandhalter neben den ersten Dornen; Bilden zweiter Dorne zwischen den ersten Dornen; Strukturieren der ersten/zweiten Dorne entlang einer zweiten Richtung senkrecht zu der ersten Richtung; Bilden zweiter Abstandhalter senkrecht zu den ersten Abstandhaltern neben den ersten/zweiten Dornen; selektives Entfernen der ersten/zweiten Dorne, wodurch eine leiterförmige Struktur hinterlassen wird, die durch die ersten/zweiten Abstandhalter gebildet wird; Übertragen der leiterförmigen Struktur auf die Hartmaske und dann auf das Substrat. Ein Verfahren zur Herstellung einer VFET-Einheit, eine VFET-Finnenstruktur und eine VFET-Einheit werden ebenfalls bereitgestellt.