公开(公告)号：JP2013115427A

公开(公告)日：2013-06-10

申请号：JP2012196345

申请日：2012-09-06

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

Inventor： THEODORUS EDUARDUS STANDAERT ,  BALASUBRAMANIAN S HARAN ,  CHENG KANGGUO ,  SHOM PONOTH ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/10 ,  H01L27/11

CPC classification number: H01L29/6681 ,  H01L29/785

Abstract: PROBLEM TO BE SOLVED: To provide a method of forming a FinFET which is improved in flatness of a gate.SOLUTION: The gate is arranged on a pattern of fins before unnecessary fins are removed. The unnecessary fins can be removed by using a lithography technique, an etching technique, or a combination of them. All or some of the remaining fins can be merged.

Abstract translation: 要解决的问题：提供一种形成FinFET的方法，该FinFET在栅极的平坦度方面得到改善。 解决方案：在不必要的散热片被去除之前，门被布置在鳍状图案上。 可以通过使用光刻技术，蚀刻技术或它们的组合来去除不需要的散热片。 所有或一些剩余的鳍可以合并。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：WO2013002902A3

公开(公告)日：2013-04-25

申请号：PCT/US2012037919

申请日：2012-05-15

Applicant: IBM ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/84 ,  H01L21/22 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: In one embodiment a method is provided that includes providing a structure including a semiconductor substrate (12) having at least one device region (14) located therein, and a doped semiconductor layer located on an upper surface of the semiconductor substrate in the at least one device region. After providing the structure, a sacrificial gate region (28) having a spacer (34) located on sidewalls thereof is formed on an upper surface of the doped semiconductor layer. A planarizing dielectric material (36) is then formed and the sacrificial gate region (28) is removed to form an opening (38) that exposes a portion of the doped semiconductor layer. The opening is extended to an upper surface of the semiconductor substrate (20) and then an anneal is performed that causes outdiffusion of dopant from remaining portions of the doped semiconductor layer forming a source region (40) and a drain region (42) in portions of the semiconductor substrate that are located beneath the remaining portions of the doped semiconductor layer. A high k gate dielectric (46) and a metal gate (48) are then formed into the extended opening.

Abstract translation: 在一个实施例中，提供了一种方法，其包括提供包括具有位于其中的至少一个器件区域（14）的半导体衬底（12）的结构，以及位于所述至少一个中的所述半导体衬底的上表面上的掺杂半导体层 设备区域。 在提供结构之后，在掺杂半导体层的上表面上形成具有位于其侧壁上的间隔物（34）的牺牲栅极区域（28）。 然后形成平坦化电介质材料（36），去除牺牲栅极区域（28）以形成露出掺杂半导体层的一部分的开口（38）。 开口延伸到半导体衬底（20）的上表面，然后执行退火，其导致部分地形成源区（40）和漏区（42）的掺杂半导体层的剩余部分的扩散扩散 位于掺杂半导体层的剩余部分下方的半导体衬底。 然后，将高k栅极电介质（46）和金属栅极（48）形成为延伸的开口。

公开(公告)号：WO2014089438A9

公开(公告)日：2015-05-14

申请号：PCT/US2013073590

申请日：2013-12-06

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/772 ,  H01L21/033 ,  H01L21/308

CPC classification number: H01L29/785 ,  H01L29/66795

Abstract: A FinFET structure is formed by forming a hardmask layer on a substrate including a silicon-containing layer on an insulating layer. The hardmask layer includes first, second and third layers on the silicon-containing layer. An array of fins is formed from the hardmask layer and the silicon-containing layer. A gate is formed covering a portion but not all of a length of each of the array of fins. The portion covers each of the fins in the array. The gate defines source/drain regions on either side of the gate. A spacer is formed on each side of the gate, the forming of the spacer performed to remove the third layer from portions of the fins in the source/drain regions. The second layer of the hardmask layer is removed from the portions of the fins in the source/drain regions, and the fins in the source/drain regions are merged.

Abstract translation: 通过在绝缘层上包含含硅层的衬底上形成硬掩模层来形成FinFET结构。 硬掩模层包括含硅层上的第一层，第二层和第三层。 翅片阵列由硬掩模层和含硅层形成。 形成盖子，其覆盖翅片阵列中的每一个的一部分而不是全部长度。 该部分覆盖阵列中的每个翅片。 门限定栅极两侧的源/漏区。 隔离件形成在栅极的每一侧上，形成间隔物以进行以从源极/漏极区域中的鳍片的部分去除第三层。 硬掩模层的第二层从源极/漏极区域中的鳍片的部分去除，并且源极/漏极区域中的鳍片被合并。

公开(公告)号：WO2013101790A3

公开(公告)日：2015-06-11

申请号：PCT/US2012071579

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  HAENSCH WILFRIED ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L21/00

CPC classification number: H01L29/41791 ,  H01L29/66795

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

Abstract translation: 提供了一种用于制造finFET器件的方法。 翅片结构形成在BOX层上。 翅片结构包括半导体层并沿第一方向延伸。 栅极叠层形成在鳍状结构上的BOX层上并沿第二方向延伸。 栅极堆叠包括高K电介质层和金属栅极。 栅极间隔物形成在栅极堆叠的侧壁上，并且沉积外延层以使翅片结构合并。 植入离子以形成源极和漏极区，并且在栅极间隔物的侧壁上形成虚设间隔物。 虚拟间隔物用作掩模以凹进或完全去除外延层的暴露部分。 硅化形成邻接源极和漏极区域的硅化物区域，并且每个都包括位于源极或漏极区域的垂直侧壁上的垂直部分。

公开(公告)号：FR3086456A1

公开(公告)日：2020-03-27

申请号：FR1858712

申请日：2018-09-25

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  LOUBET NICOLAS ,  YAMASHITA TENKO ,  ZHANG JINGYUN

IPC: H01L21/328 ,  H01L21/50 ,  H01L21/56 ,  H01L21/98

Abstract: Procédé de réalisation de premier et deuxième transistors (100.1, 100.2) superposés, comportant : - réalisation, sur un substrat (102), d'un empilement de plusieurs nanofils semi-conducteurs ; - gravure d'au moins un premier nanofil telle qu'une portion restante (116.1) du premier nanofil soit destinée à former un canal du premier transistor ; - gravure d'au moins un deuxième nanofil disposé entre le substrat et le premier nanofil, telle qu'une portion restante (116.2) du deuxième nanofil soit destinée à former un canal du deuxième transistor et ait une longueur supérieure à celle de la portion restante du premier nanofil ; - réalisation de deuxièmes régions de source et de drain (128) en contact avec des extrémités de la portion restante du deuxième nanofil ; - réalisation de premières régions de source et de drain (132) en contact avec des extrémités de la portion restante du premier nanofil.

公开(公告)号：GB2511445B

公开(公告)日：2015-11-25

申请号：GB201408705

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/417 ,  H01L29/66

公开(公告)号：GB2500541B

公开(公告)日：2014-08-13

申请号：GB201312090

申请日：2011-12-21

Applicant: IBM

Inventor： HAENSCH WILFRIED E A ,  KULKARNI PRANITA ,  YAMASHITA TENKO

IPC: H01L21/84 ,  H01L27/12

公开(公告)号：GB2497185B

公开(公告)日：2013-12-11

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A FinFET with improved gate planarity and method of fabrication is disclosed. The gate is disposed on a pattern of fins prior to removing any unwanted fins. Lithographic techniques or etching techniques or a combination of both may be used to remove the unwanted fins. All or some of the remaining fins may be merged.

公开(公告)号：GB2495606A

公开(公告)日：2013-04-17

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, such as a FinFET, includes a gate structure 6, 102 disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer 310 disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap 314 underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：DE112018000914B4

公开(公告)日：2022-02-17

申请号：DE112018000914

申请日：2018-04-19

Applicant: IBM

Inventor： LIU ZUOGUANG ,  FAN SU CHEN ,  WU HENG ,  YAMASHITA TENKO

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/66 ,  H01L29/78

Abstract: Verfahren (1200) zur Herstellung einer Halbleitereinheit (200), wobei das Verfahren umfasst:Bilden (1202) eines Halbleiter-Fin (202) auf einem dotierten Bereich (204) eines Substrats (206);Bilden eines leitfähigen Gates (210) über einem Kanalbereich des Halbleiter-Fin;Bilden eines unteren Abstandshalters (214) zwischen dem dotierten Bereich und dem leitfähigen Gate;Zurücksetzen (1204) eines Teils des dotierten Bereichs; undBilden (1206) eines eingebetteten Kontakts (800) auf dem zurückgesetzten Teil des dotierten Bereichs, wobei der eingebettete untere Kontakt etwa 3 nm bis etwa 5 nm unter den unteren Abstandshalter zurückgesetzt ist;wobei eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.