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    Neural network weight distribution from a grid of memory elements
    1.
    发明专利
    Neural network weight distribution from a grid of memory elements 未知

    公开(公告)号：AU2021251304A1

    公开(公告)日：2022-09-15

    申请号：AU2021251304

    申请日：2021-01-28

    Applicant: IBM

    Inventor： SAWADA JUN ,  MODHA DHARMENDRA ,  CASSIDY ANDREW STEPHEN ,  ARTHUR JOHN VERNON ,  NAYAK TAPAN ,  ORTEGA OTERO CARLOS ,  TABA BRIAN SEISHO ,  AKOPYAN FILIPP ,  DATTA PALLAB

    IPC: G06N3/063 ,  G06F17/15 ,  G06F17/16

    Abstract: Neural inference chips for computing neural activations are provided. In various embodiments, a neural inference chip comprises at least one neural core, a memory array, an instruction buffer, and an instruction memory. The instruction buffer has a position corresponding to each of a plurality of elements of the memory array. The instruction memory provides at least one instruction to the instruction buffer. The instruction buffer advances the at least one instruction between positions in the instruction buffer. The instruction buffer provides the at least one instruction to at least one of the plurality of elements of the memory array from its associated position in the instruction buffer when the memory of the at least one of the plurality of elements contains data associated with the at least one instruction. Each element of the memory array provides a data block from its memory to its horizontal buffer in response to the arrival of an associated instruction from the instruction buffer. The horizontal buffer of each element of the memory array provides a data block to the horizontal buffer of another of the elements of the memory array or to the at least one neural core.

    Speicherbezogene Schnittstelle für Nachrichtenübergabe-Datenverarbeitungssysteme
    2.
    发明专利
    Speicherbezogene Schnittstelle für Nachrichtenübergabe-Datenverarbeitungssysteme 未知

    公开(公告)号：DE112018004382T5

    公开(公告)日：2020-05-14

    申请号：DE112018004382

    申请日：2018-10-12

    Applicant: IBM

    Inventor： CASSIDY ANDREW STEPHEN ,  AKOPYAN FILIPP ,  ARTHUR JOHN VERNON ,  DEBOLE MICHAEL VINCENT ,  MEROLLA PAUL ,  MODHA DHARMENDRA ,  SAWADA JUN

    IPC: H04L45/02

    Abstract: Es werden speicherbezogene Schnittstellen für Nachrichtenübergabe-Datenverarbeitungssysteme bereitgestellt. Gemäß verschiedenen Ausführungsformen wird eine Schreibanforderung empfangen. Die Schreibanforderung weist Schreibdaten und eine Schreibadresse auf. Bei der Schreibadresse handelt es sich um eine Speicheradresse innerhalb eines Speicherbelegungsplans. Die Schreibadresse wird in eine neuronale Netzadresse übersetzt. Die neuronale Netzadresse kennzeichnet mindestens einen Eingabeort eines neuronalen Ziel-Netzes. Die Schreibdaten werden über ein Netzwerk gemäß der neuronalen Netzadresse an den mindestens einen Eingabeort des neuronalen Ziel-Netzes gesendet. Über das Netzwerk wird eine Nachricht von einem neuronalen Quell-Netz empfangen. Die Nachricht weist Daten und mindestens eine Adresse auf. Ein Ort in einem Puffer wird auf der Grundlage der mindestens einen Adresse ermittelt. Die Daten werden an dem Ort in dem Puffer gespeichert. Der Puffer ist über den Speicherbelegungsplan zugänglich.

    Synaptischer Supercomputer mit skalierbarem Fluss für neuronale Netzwerke mit äußerstem Durchsatz
    5.
    发明专利
    Synaptischer Supercomputer mit skalierbarem Fluss für neuronale Netzwerke mit äußerstem Durchsatz 未知

    公开(公告)号：DE112017002931T5

    公开(公告)日：2019-03-14

    申请号：DE112017002931

    申请日：2017-09-26

    Applicant: IBM

    Inventor： MODHA DHARMENDRA

    IPC: G06N3/02

    Abstract: Ein skalierbarer Supercomputer mit skalierbarem Fluss für neuronale Netze mit äußerstem Durchsatz wird bereitgestellt. Der Abfeuerzustand einer Mehrzahl von Neuronen eines ersten neurosynaptischen Kerns wird im Wesentlichen parallel bestimmt. Der Abfeuerzustand der Mehrzahl von Neuronen wird an mindestens einen zusätzlichen neurosynaptischen Kern im Wesentlichen parallel geliefert.

    Datendarstellung für dynamische Genauigkeit in Kernen neuronaler Netze
    6.
    发明专利
    Datendarstellung für dynamische Genauigkeit in Kernen neuronaler Netze 未知

    公开(公告)号：DE112019003529T5

    公开(公告)日：2021-04-15

    申请号：DE112019003529

    申请日：2019-09-25

    Applicant: IBM

    Inventor： ARTHUR JOHN VERNON ,  CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

    IPC: G06N3/06

    Abstract: Systeme für Neural Network Computation werden bereitgestellt. Ein Prozessor eines neuronalen Netzes weist eine Mehrzahl von neuronalen Kernen auf. Der Prozessor des neuronalen Netzes weist eine oder mehrere Prozessorgenauigkeiten pro Aktivierung auf. Der Prozessor ist dazu ausgebildet, Daten mit einer Prozessormerkmalsdimension anzunehmen. Eine Umwandlungsschaltung ist mit dem Prozessor des neuronalen Netzes verbunden und ist dazu gestaltet: einen Eingabedatentensor mit einer Eingabegenauigkeit pro Kanal bei einem oder mehreren Merkmalen zu empfangen; den Eingabedatentensor von der Eingabegenauigkeit in die Prozessorgenauigkeit umzuwandeln; die Eingabedaten in eine Mehrzahl von Blöcken zu unterteilen, wobei jeder Block einer der Prozessormerkmalsdimensionen entspricht; jeden der Mehrzahl von Blöcken für einen der Mehrzahl von neuronalen Kernen bereitzustellen. Der Prozessor des neuronalen Netzes ist dazu gestaltet, durch die Mehrzahl von neuronalen Kernen eine Ausgabe einer oder mehrerer Schichten des neuronalen Netzes zu berechnen.

    ZENTRALER SCHEDULER UND ANWEISUNGSZUTEILER FÜR EINEN NEURONALEN INFERENZPROZESSOR
    7.
    发明专利
    ZENTRALER SCHEDULER UND ANWEISUNGSZUTEILER FÜR EINEN NEURONALEN INFERENZPROZESSOR 未知

    公开(公告)号：DE112019000676T5

    公开(公告)日：2020-12-03

    申请号：DE112019000676

    申请日：2019-03-28

    Applicant: IBM

    Inventor： CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  ARTHUR JOHN VERNON ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

    IPC: G06N3/063

    Abstract: Neuronale Inferenzprozessoren werden bereitgestellt. In verschiedenen Ausführungsformen umfasst ein Prozessor eine Mehrzahl von Kernen. Jeder Kern enthält eine neuronale Recheneinheit, einen Aktivierungsspeicher und eine lokale Steuereinheit. Die neuronale Recheneinheit ist so ausgelegt, dass sie eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anwendet, um eine Mehrzahl von Ausgabeaktivierungen zu erzeugen. Der Aktivierungsspeicher ist so ausgelegt, dass er die Eingabeaktivierungen und Ausgabeaktivierungen speichert. Die lokale Steuereinheit ist so ausgelegt, dass sie die Eingabeaktivierungen von dem Aktivierungsspeicher in die neuronale Recheneinheit lädt und die Mehrzahl von Ausgabeaktivierungen von der neuronalen Recheneinheit in dem Aktivierungsspeicher speichert. Der Prozessor enthält einen Speicher für ein neuronales Netzwerkmodell, der so ausgelegt ist, dass er die Netzwerkparameter, darunter die Mehrzahl von synaptischen Gewichtungen, speichert. Der Prozessor enthält einen globalen Scheduler, der funktionsmäßig mit der Mehrzahl von Kernen verbunden und so ausgelegt ist, dass er jedem Kern die synaptischen Gewichtungen aus dem Speicher für ein neuronales Netzwerkmodell bereitstellt.

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