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    Schaltung mit neuronalem Kern
    1.
    发明专利
    Schaltung mit neuronalem Kern 未知

    公开(公告)号：DE112013003349T5

    公开(公告)日：2015-03-19

    申请号：DE112013003349

    申请日：2013-06-28

    Applicant: IBM

    Inventor： ARTHUR JOHN VERNON ,  MEROLLA PAUL ,  MODHA DHARMENDRA SHANTILAL ,  ALVAREZ-ICAZA RIVERA RODRIGO ,  CASSIDY ANDREW STEPHEN

    IPC: G06N3/06

    Abstract: Eine Multiplex-Schaltung mit neuronalem Kern weist eine Kernschaltung mit einer Speichereinheit auf, die neuronale Attribute für mehrere Neuronen vorhält. Die Speichereinheit weist mehrere Einträge auf. Jeder Eintrag hält neuronale Attribute für ein entsprechendes Neuron vor. Die Kernschaltung weist des Weiteren eine Steuereinheit zum Verwalten der Speichereinheit auf. In Reaktion auf neuronale Feuerungsereignisse, die an eines der Neuronen gerichtet sind, ruft die Steuereinheit neuronale Attribute für das Zielneuron von einem entsprechenden Eintrag der Speichereinheit ab und integriert die Feuerungsereignisse auf der Grundlage der abgerufenen neuronalen Attribute, um ein Feuerungsereignis für das Zielneuron zu erzeugen.

    Datendarstellung für dynamische Genauigkeit in Kernen neuronaler Netze
    3.
    发明专利
    Datendarstellung für dynamische Genauigkeit in Kernen neuronaler Netze 未知

    公开(公告)号：DE112019003529T5

    公开(公告)日：2021-04-15

    申请号：DE112019003529

    申请日：2019-09-25

    Applicant: IBM

    Inventor： ARTHUR JOHN VERNON ,  CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

    IPC: G06N3/06

    Abstract: Systeme für Neural Network Computation werden bereitgestellt. Ein Prozessor eines neuronalen Netzes weist eine Mehrzahl von neuronalen Kernen auf. Der Prozessor des neuronalen Netzes weist eine oder mehrere Prozessorgenauigkeiten pro Aktivierung auf. Der Prozessor ist dazu ausgebildet, Daten mit einer Prozessormerkmalsdimension anzunehmen. Eine Umwandlungsschaltung ist mit dem Prozessor des neuronalen Netzes verbunden und ist dazu gestaltet: einen Eingabedatentensor mit einer Eingabegenauigkeit pro Kanal bei einem oder mehreren Merkmalen zu empfangen; den Eingabedatentensor von der Eingabegenauigkeit in die Prozessorgenauigkeit umzuwandeln; die Eingabedaten in eine Mehrzahl von Blöcken zu unterteilen, wobei jeder Block einer der Prozessormerkmalsdimensionen entspricht; jeden der Mehrzahl von Blöcken für einen der Mehrzahl von neuronalen Kernen bereitzustellen. Der Prozessor des neuronalen Netzes ist dazu gestaltet, durch die Mehrzahl von neuronalen Kernen eine Ausgabe einer oder mehrerer Schichten des neuronalen Netzes zu berechnen.

    ZENTRALER SCHEDULER UND ANWEISUNGSZUTEILER FÜR EINEN NEURONALEN INFERENZPROZESSOR
    4.
    发明专利
    ZENTRALER SCHEDULER UND ANWEISUNGSZUTEILER FÜR EINEN NEURONALEN INFERENZPROZESSOR 未知

    公开(公告)号：DE112019000676T5

    公开(公告)日：2020-12-03

    申请号：DE112019000676

    申请日：2019-03-28

    Applicant: IBM

    Inventor： CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  ARTHUR JOHN VERNON ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

    IPC: G06N3/063

    Abstract: Neuronale Inferenzprozessoren werden bereitgestellt. In verschiedenen Ausführungsformen umfasst ein Prozessor eine Mehrzahl von Kernen. Jeder Kern enthält eine neuronale Recheneinheit, einen Aktivierungsspeicher und eine lokale Steuereinheit. Die neuronale Recheneinheit ist so ausgelegt, dass sie eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anwendet, um eine Mehrzahl von Ausgabeaktivierungen zu erzeugen. Der Aktivierungsspeicher ist so ausgelegt, dass er die Eingabeaktivierungen und Ausgabeaktivierungen speichert. Die lokale Steuereinheit ist so ausgelegt, dass sie die Eingabeaktivierungen von dem Aktivierungsspeicher in die neuronale Recheneinheit lädt und die Mehrzahl von Ausgabeaktivierungen von der neuronalen Recheneinheit in dem Aktivierungsspeicher speichert. Der Prozessor enthält einen Speicher für ein neuronales Netzwerkmodell, der so ausgelegt ist, dass er die Netzwerkparameter, darunter die Mehrzahl von synaptischen Gewichtungen, speichert. Der Prozessor enthält einen globalen Scheduler, der funktionsmäßig mit der Mehrzahl von Kernen verbunden und so ausgelegt ist, dass er jedem Kern die synaptischen Gewichtungen aus dem Speicher für ein neuronales Netzwerkmodell bereitstellt.

    PARALLELBERECHNUNGSARCHITEKTUR MIT REKONFIGURIERBARER KERNEBENEN- UND VEKTOREBENEN-PARALLELITÄT
    8.
    发明专利
    PARALLELBERECHNUNGSARCHITEKTUR MIT REKONFIGURIERBARER KERNEBENEN- UND VEKTOREBENEN-PARALLELITÄT 未知

    公开(公告)号：DE112019002981T5

    公开(公告)日：2021-03-11

    申请号：DE112019002981

    申请日：2019-06-05

    Applicant: IBM

    Inventor： CASSIDY ANDREW STEPHEN ,  FLICKNER MYRON ,  DATTA PALLAB ,  PENNER HARTMUT ,  APPUSWAMY RATHINAKUMAR ,  SAWADA JUN ,  ARTHUR JOHN VERNON ,  MODHA DHARMENDRA ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER

    IPC: G06N3/063 ,  G06N3/02

    Abstract: Bereitgestellt wird Verarbeitungs-Hardware eines neuronalen Netzwerks unter Verwendung von Parallelberechnungsarchitekturen mit rekonfigurierbarer Kernebenen- und Vektorebenen-Parallelität. In verschiedenen Ausführungsformen wird ein Arbeitsspeicher eines neuronalen Netzwerkmodells angepasst, um ein neuronales Netzwerkmodell zu speichern, das eine Mehrzahl von Schichten aufweist. Jede Schicht hat mindestens eine Dimension und weist eine Mehrzahl von synaptischen Gewichtungen auf. Bereitgestellt wird eine Mehrzahl von neuronalen Kernen. Jeder neuronale Kern enthält eine Berechnungseinheit und einen Aktivierungsarbeitsspeicher. Die Berechnungseinheit ist angepasst, um eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anzuwenden, um eine Mehrzahl von Ausgabeaktivierungen zu erzeugen. Die Berechnungseinheit hat eine Mehrzahl von Vektoreinheiten. Der Aktivierungsarbeitsspeicher ist angepasst, um die Eingabeaktivierungen und die Ausgabeaktivierungen zu speichern. Das System ist angepasst, um die Mehrzahl von Kernen in eine Mehrzahl von Partitionen auf Grundlage von Dimensionen der Schicht und der Vektoreinheiten zu partitionieren.

    Neural network weight distribution from a grid of memory elements
    9.
    发明专利
    Neural network weight distribution from a grid of memory elements 未知

    公开(公告)号：AU2021251304A1

    公开(公告)日：2022-09-15

    申请号：AU2021251304

    申请日：2021-01-28

    Applicant: IBM

    Inventor： SAWADA JUN ,  MODHA DHARMENDRA ,  CASSIDY ANDREW STEPHEN ,  ARTHUR JOHN VERNON ,  NAYAK TAPAN ,  ORTEGA OTERO CARLOS ,  TABA BRIAN SEISHO ,  AKOPYAN FILIPP ,  DATTA PALLAB

    IPC: G06N3/063 ,  G06F17/15 ,  G06F17/16

    Abstract: Neural inference chips for computing neural activations are provided. In various embodiments, a neural inference chip comprises at least one neural core, a memory array, an instruction buffer, and an instruction memory. The instruction buffer has a position corresponding to each of a plurality of elements of the memory array. The instruction memory provides at least one instruction to the instruction buffer. The instruction buffer advances the at least one instruction between positions in the instruction buffer. The instruction buffer provides the at least one instruction to at least one of the plurality of elements of the memory array from its associated position in the instruction buffer when the memory of the at least one of the plurality of elements contains data associated with the at least one instruction. Each element of the memory array provides a data block from its memory to its horizontal buffer in response to the arrival of an associated instruction from the instruction buffer. The horizontal buffer of each element of the memory array provides a data block to the horizontal buffer of another of the elements of the memory array or to the at least one neural core.

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