公开(公告)号：DE112018004382B4

公开(公告)日：2025-04-17

申请号：DE112018004382

申请日：2018-10-12

Applicant: IBM

Inventor： CASSIDY ANDREW STEPHEN ,  AKOPYAN FILIPP ,  ARTHUR JOHN VERNON ,  DEBOLE MICHAEL VINCENT ,  MEROLLA PAUL ,  MODHA DHARMENDRA ,  SAWADA JUN

IPC: H04L49/103 ,  G06F12/02 ,  G06F12/06 ,  G06J1/00 ,  G06N3/04 ,  G06N3/063 ,  G06N3/10 ,  G11C7/10 ,  G11C11/54 ,  H04L49/102 ,  H04L49/35 ,  H04L49/356 ,  H04L49/40 ,  H04L49/901

Abstract: System (200; 500), aufweisend:ein Prozessorsystem mit neuronalem Netz, das durch ein Netzwerk (213; 804) miteinander verbundene Verarbeitungskerne (201-209; 805, 808) mit neuronalem Netz aufweist;eine Schnittstelle (220; 801), die funktionsmäßig mit dem Netzwerk (213; 804) verbunden ist, wobei die Schnittstelle einen Speicherbelegungsplan (101) aufweist, wobei der Speicherbelegungsplan einen ersten Bereich (702), der Eingaben in das Prozessorsystem mit neuronalem Netz entspricht, und einen zweiten Bereich (701) aufweist, der Ausgaben aus dem Prozessorsystem mit neuronalem Netz entspricht, wobei die Schnittstelle einen gemeinsamen Puffer (807) aufweist und wobeidie Schnittstelle geeignet ist zum Empfangen von Nachrichten über das Netzwerk von Verarbeitungskernen (201-209; 805, 808) mit neuronalem Netz, wobei Nachrichten Nachrichtendaten und Adressen aufweisen;die Schnittstelle geeignet ist zum Speichern der Nachrichtendaten der Nachrichten in dem gemeinsamen Puffer an Orten, die den Adressen in jeweiligen Nachrichten entsprechen.

公开(公告)号：AU2020369825A1

公开(公告)日：2022-03-31

申请号：AU2020369825

申请日：2020-10-01

Applicant: IBM

Inventor： CASSIDY ANDREW ,  AKOPYAN FILIPP ,  APPUSWAMY RATHINAKUMAR ,  ARTHUR JOHN ,  DATTA PALLAB ,  DEBOLE MICHAEL ,  ESSER STEVE ,  FLICKNER MYRON ,  MODHA DHARMENDRA ,  ORTEGA OTERO CARLOS ,  SAWADA JUN

IPC: G06N3/04 ,  G06N3/063

Abstract: Three-dimensional neural inference processing units are provided. A first tier comprises a plurality of neural cores. Each core comprises a neural computation unit. The neural computation unit is adapted to apply a plurality of synaptic weights to a plurality of input activations to produce a plurality of output activations. A second tier comprises a first neural network model memory adapted to store the plurality of synaptic weights. A communication network is operatively coupled to the first neural network model memory and to each of the plurality of neural cores, and adapted to provide the synaptic weights from the first neural network model memory to each of the plurality of neural cores.

公开(公告)号：AU2021251304A1

公开(公告)日：2022-09-15

申请号：AU2021251304

申请日：2021-01-28

Applicant: IBM

Inventor： SAWADA JUN ,  MODHA DHARMENDRA ,  CASSIDY ANDREW STEPHEN ,  ARTHUR JOHN VERNON ,  NAYAK TAPAN ,  ORTEGA OTERO CARLOS ,  TABA BRIAN SEISHO ,  AKOPYAN FILIPP ,  DATTA PALLAB

IPC: G06N3/063 ,  G06F17/15 ,  G06F17/16

Abstract: Neural inference chips for computing neural activations are provided. In various embodiments, a neural inference chip comprises at least one neural core, a memory array, an instruction buffer, and an instruction memory. The instruction buffer has a position corresponding to each of a plurality of elements of the memory array. The instruction memory provides at least one instruction to the instruction buffer. The instruction buffer advances the at least one instruction between positions in the instruction buffer. The instruction buffer provides the at least one instruction to at least one of the plurality of elements of the memory array from its associated position in the instruction buffer when the memory of the at least one of the plurality of elements contains data associated with the at least one instruction. Each element of the memory array provides a data block from its memory to its horizontal buffer in response to the arrival of an associated instruction from the instruction buffer. The horizontal buffer of each element of the memory array provides a data block to the horizontal buffer of another of the elements of the memory array or to the at least one neural core.

公开(公告)号：DE102021128932A1

公开(公告)日：2022-06-09

申请号：DE102021128932

申请日：2021-11-08

Applicant: IBM

Inventor： SAWADA JUN ,  FLICKNER MYRON D ,  CASSIDY ANDREW STEPHEN ,  ARTHUR JOHN VERNON ,  DATTA PALLAB ,  MODHA DHARMENDRA S ,  ESSER STEVEN KYLE ,  TABA BRIAN SEISHO ,  KLAMO JENNIFER ,  APPUSWAMY RATHINAKUMAR ,  AKOPYAN FILIPP ,  OTERO CARLOS ORTEGA

IPC: G06N3/063

Abstract: Ein neuronaler Inferenz-Chip wird bereitgestellt, der zumindest einen neuronalen Inferenzkern enthält. Der zumindest eine neuronale Inferenzkern ist dazu ausgelegt, eine Mehrzahl von synaptischen Gewichtungen auf eine Mehrzahl von Eingabeaktivierungen anzuwenden, um eine Mehrzahl von Zwischenausgaben zu erzeugen. Der zumindest eine neuronale Inferenzkern weist eine Mehrzahl von Aktivierungseinheiten auf, die dazu konfiguriert ist, die Mehrzahl von Zwischenausgaben zu empfangen und eine Mehrzahl von Aktivierungen zu erzeugen. Jede der Mehrzahl von Aktivierungseinheiten ist dazu konfiguriert, eine konfigurierbare Aktivierungsfunktion auf ihre Eingabe anzuwenden. Die konfigurierbare Aktivierungsfunktion weist zumindest einen Bereichsänderungsterm und einen Skalierungsterm auf, wobei der Bereichsänderungsterm den Bereich der Aktivierungen festlegt und der Skalierungsterm die Skalierung der Aktivierungen festlegt. Jede der Mehrzahl von Aktivierungseinheiten ist dazu konfiguriert, den Bereichsänderungsterm und den Skalierungsterm aus einer oder mehreren Umsetzungstabellen zu gewinnen.

公开(公告)号：DE112018004382T5

公开(公告)日：2020-05-14

申请号：DE112018004382

申请日：2018-10-12

Applicant: IBM

Inventor： CASSIDY ANDREW STEPHEN ,  AKOPYAN FILIPP ,  ARTHUR JOHN VERNON ,  DEBOLE MICHAEL VINCENT ,  MEROLLA PAUL ,  MODHA DHARMENDRA ,  SAWADA JUN

IPC: H04L45/02

Abstract: Es werden speicherbezogene Schnittstellen für Nachrichtenübergabe-Datenverarbeitungssysteme bereitgestellt. Gemäß verschiedenen Ausführungsformen wird eine Schreibanforderung empfangen. Die Schreibanforderung weist Schreibdaten und eine Schreibadresse auf. Bei der Schreibadresse handelt es sich um eine Speicheradresse innerhalb eines Speicherbelegungsplans. Die Schreibadresse wird in eine neuronale Netzadresse übersetzt. Die neuronale Netzadresse kennzeichnet mindestens einen Eingabeort eines neuronalen Ziel-Netzes. Die Schreibdaten werden über ein Netzwerk gemäß der neuronalen Netzadresse an den mindestens einen Eingabeort des neuronalen Ziel-Netzes gesendet. Über das Netzwerk wird eine Nachricht von einem neuronalen Quell-Netz empfangen. Die Nachricht weist Daten und mindestens eine Adresse auf. Ein Ort in einem Puffer wird auf der Grundlage der mindestens einen Adresse ermittelt. Die Daten werden an dem Ort in dem Puffer gespeichert. Der Puffer ist über den Speicherbelegungsplan zugänglich.

公开(公告)号：DE112017000855T5

公开(公告)日：2018-10-25

申请号：DE112017000855

申请日：2017-03-09

Applicant: IBM

Inventor： AKOPYAN FILIPP ,  ALVAREZ-ICAZA RODRIGO ,  ARTHUR JOHN VERNON ,  CASSIDY ANDREW STEPHEN ,  ESSER STEVEN KYLE ,  JACKSON BRYAN LAWRENCE ,  MEROLLA PAUL ,  MODHA DHARMENDRA SHANTILAL ,  SAWADA JUN

IPC: G06N3/06 ,  G06N3/04

Abstract: Ein gemultiplexter neuronaler Kernschaltkreis (100) gemäß einer Ausführungsform weist bei einem ganzzahligen Multiplexfaktor T, der größer als null ist, T Sätze von elektronischen Neuronen, T Sätze von elektronischen Axonen, wobei jeder Satz der T Sätze von elektronischen Axonen einem der T Sätze von elektronischen Neuronen entspricht, und ein synaptisches Verbindungsnetzwerk (110b) auf, das eine Mehrzahl von elektronischen Synapsen aufweist, die jeweils ein einzelnes elektronisches Axon mit einem einzelnen elektronischen Neuron verbinden, wobei das Verbindungsnetzwerk (110b) jeden Satz der T Sätze von elektronischen Axonen mit seinem entsprechenden Satz von elektronischen Neuronen verbindet.