公开(公告)号：WO2007135077B1

公开(公告)日：2008-01-17

申请号：PCT/EP2007054794

申请日：2007-05-16

Applicant: IBM ,  IBM UK ,  DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

Inventor： DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

IPC: G06F13/16

CPC classification number: G06F13/1684 ,  G06F13/1673 ,  G06F13/1678 ,  Y02D10/14

Abstract: Memory systems are disclosed that include a memory controller and an outbound link with the memory controller connected to the outbound link. The outbound link typically includes a number of conductive pathways that conduct memory signals from the memory controller to memory buffer devices in a first memory layer; and at least two memory buffer devices in a first memory layer. Each memory buffer device in the first memory layer typically is connected to the outbound link to receive memory signals from the memory controller.

Abstract translation: 公开了包括存储器控制器和与存储器控制器连接到出站链路的出站链路的存储器系统。 出站链路通常包括将存储器信号从存储器控制器传送到第一存储器层中的存储器缓冲器件的多个导电路径; 以及在第一存储器层中的至少两个存储缓冲器件。 第一存储器层中的每个存储器缓冲器件通常连接到出站链路以从存储器控制器接收存储器信号。

公开(公告)号：WO2015043840A3

公开(公告)日：2015-05-21

申请号：PCT/EP2014067742

申请日：2014-08-20

Applicant: IBM ,  IBM UK

Inventor： LASTRAS-MONTANO LUIS ,  MCPADDEN ADAM ,  WRIGHT KENNETH ,  MAULE WARREN ,  DODSON JOHN

IPC: G06F11/10

CPC classification number: G06F11/073 ,  G06F11/1048

Abstract: In a method for implementing ECC (Error Correction Codes) memory module communications with a host processor in multi-ported memory configurations, each of multiple memory modules operating in unison is enabled to identify which memory module is the one required to communicate module specific information back to the host processor. All of the multiple memory modules operating in unison are enabled to generate back to the host processor a valid ECC word, while other multiple memory modules individually being unaware of data contents of the one memory module required to communicate back to the processor.

Abstract translation: 在用于在多端口存储器配置中实现与主机处理器的ECC（纠错码）存储器模块通信的方法中，能够一致操作的多个存储器模块中的每一个能够识别哪个存储器模块是将模块特定信息传送回来所需的存储器模块 到主机处理器。 所有一致操作的多个存储器模块能够产生回主机处理器有效的ECC字，而其他多个存储器模块单独地不知道通信回处理器所需的一个存储器模块的数据内容。

公开(公告)号：DE112019001968T5

公开(公告)日：2020-12-24

申请号：DE112019001968

申请日：2019-04-02

Applicant: IBM

Inventor： O'CONNOR JAMES ,  TRAGER BARRY ,  MAULE WARREN ,  GOLLUB MARC ,  MICHAEL BRAD WILLIAM ,  MEANEY PATRICK JAMES

IPC: G11C29/52

Abstract: Ausführungsformen der vorliegenden Erfindung enthalten ein Arbeitsspeichermodul, das eine Mehrzahl von Arbeitsspeichereinheiten und eine Arbeitsspeicher-Puffereinheit enthält. Jede der Arbeitsspeichereinheiten ist entweder als eine Arbeitsspeichereinheit mit hoher Zufalls-Bitfehlerrate (Random Bit Error Rate, RBER) oder eine Arbeitsspeichereinheit mit niedriger RBER charakterisiert. Die Arbeitsspeichereinheit enthält eine Lesedaten-Schnittstelle, um Daten zu empfangen, die aus einer Arbeitsspeicheradresse in einer der Arbeitsspeichereinheiten gelesen werden. Der Arbeitsspeicherpuffer enthält außerdem eine gemeinsame Fehlerkorrekturlogik, um Fehlerbedingungen in Daten, die sowohl aus Arbeitsspeichereinheiten mit hoher RBER als auch mit niedriger RBER gelesen werden, zu erkennen und zu korrigieren. Die gemeinsame Fehlerkorrekturlogik enthält eine Mehrzahl von Fehlerkorrektureinheiten, die verschiedene Komplexitätsgrade einer Fehlerkorrektur bereitstellen und verschiedene Latenzen aufweisen. Die Fehlerkorrektureinheiten enthalten eine erste Fehlerkorrektureinheit mit schnellem Pfad zum Isolieren und Korrigieren von Zufalls-Symbolfehlern.

公开(公告)号：DE112019000211T5

公开(公告)日：2020-08-13

申请号：DE112019000211

申请日：2019-01-15

Applicant: IBM

Inventor： MCILVAIN KEVIN ,  GLANCY STEPHEN ,  MAULE WARREN ,  KIM KYU-HYOUN

IPC: G11C29/00

Abstract: Offenbart wird ein Arbeitsspeichersystem zum Speichern von Daten, wobei das Arbeitsspeichersystem eine Mehrzahl von Arbeitsspeichereinheiten, die konfiguriert sind, um Daten zu speichern, wobei jede Arbeitsspeichereinheit eine Mehrzahl von Bits aufweist, wobei die Arbeitsspeichereinheiten konfiguriert und angeordnet sind, um als eine Bank zusammenzuwirken, um auf eine Anforderung zu antworten; eine Arbeitsspeicher-Steuerschaltung, die der Mehrzahl von Arbeitsspeichereinheiten zugehörig und konfiguriert ist, um Befehls- und Steuersignale an die Mehrzahl von Arbeitsspeichereinheiten auszugeben; einen Detektor zum Erkennen eines Bitfehlers in einer Operation; und einen Controller zum Neuzuordnen des Bitfehlers zu einer Ersatz-Bitspur als Reaktion darauf enthält, dass der Detektor den Bitfehler erkennt.

公开(公告)号：DE112019001968B4

公开(公告)日：2022-10-27

申请号：DE112019001968

申请日：2019-04-02

Applicant: IBM

Inventor： O'CONNOR JAMES ,  TRAGER BARRY ,  MAULE WARREN ,  GOLLUB MARC ,  MICHAEL BRAD WILLIAM ,  MEANEY PATRICK JAMES

IPC: G11C29/52 ,  G06F11/10 ,  G11C16/26

Abstract: Arbeitsspeichersystem (500), aufweisend:ein Arbeitsspeichermodul, aufweisend:eine Mehrzahl von Arbeitsspeichereinheiten (502), wobei jede aus der Mehrzahl von Arbeitsspeichereinheiten entweder als eine Arbeitsspeichereinheit mit hoher Zufalls-Bitfehlerrate (Random Bit Error Rate, RBER) oder als eine Arbeitsspeichereinheit mit niedriger RBER charakterisiert ist; undeine Arbeitsspeicher-Puffereinheit (104), aufweisend:eine Lesedaten-Schnittstelle, die konfiguriert ist, um Daten zu empfangen, die aus einer Arbeitsspeicheradresse gelesen werden, welche einer Position in einer aus der Mehrzahl von Arbeitsspeichereinheiten entspricht; undeine gemeinsame Fehlerkorrekturlogik (516), die konfiguriert ist, um Fehlerbedingungen in Daten, die sowohl aus Arbeitsspeichereinheiten (502) mit hoher RBER als auch aus Arbeitsspeichereinheiten (502) mit niedriger RBER gelesen werden, zu erkennen und zu korrigieren, wobei die gemeinsame Fehlerkorrekturlogik (516) aufweist:eine Mehrzahl von Fehlerkorrektureinheiten (516), die verschiedene Komplexitätsgrade einer Fehlerkorrektur bereitstellen und verschiedene Latenzen aufweisen, wobei die Mehrzahl von Fehlerkorrektureinheiten (516) eine erste Fehlerkorrektureinheit mit schnellem Pfad zum Isolieren und Korrigieren von Zufalls-Symbolfehlern aufweist, wobei eine Latenz der ersten Fehlerkorrektureinheit (516) mit schnellem Pfad kleiner als eine Latenz einer weiteren aus der Mehrzahl von Fehlerkorrektureinheiten (516) ist,wobei die Mehrzahl von Fehlerkorrektureinheiten (516) des Weiteren eine zweite Fehlerkorrektureinheit mit schnellem Pfad aufweist, die konfiguriert ist, um eine fehlerhafte Arbeitsspeichereinheit aus der Mehrzahl von Arbeitsspeichereinheiten zusammen mit Zufalls-Symbolfehlern zu isolieren und zu korrigieren, wobei eine Latenz der zweiten Fehlerkorrektureinheit mit schnellem Pfad größer als die Latenz der ersten Fehlerkorrektureinheit mit schnellem Pfad ist, undwobei eine Ersatz-Arbeitsspeichereinheit verwendet wird, um die fehlerhafte Arbeitsspeichereinheit zu ersetzen.

公开(公告)号：DE112019000211B4

公开(公告)日：2021-08-26

申请号：DE112019000211

申请日：2019-01-15

Applicant: IBM

Inventor： MCILVAIN KEVIN ,  GLANCY STEPHEN ,  MAULE WARREN ,  KIM KYU-HYOUN

IPC: G11C29/00 ,  G06F11/16

Abstract: Arbeitsspeichersystem zum Speichern von Daten, wobei das Arbeitsspeichersystem aufweist:eine Mehrzahl von Arbeitsspeichereinheiten (250, 350), die konfiguriert sind, um Daten zu speichern, wobei jede Arbeitsspeichereinheit (250, 350) eine Mehrzahl von Bits aufweist, wobei die Arbeitsspeichereinheiten (250, 350) konfiguriert und angeordnet sind, um zusammenzuwirken, um auf eine Anforderung zu antworten;eine Arbeitsspeicher-Steuerschaltung (330), die der Mehrzahl von Arbeitsspeichereinheiten (250, 350) zugehörig und konfiguriert ist, um Befehls- und Steuersignale an die Mehrzahl von Arbeitsspeichereinheiten (250, 350) auszugeben;einen Detektor zum Erkennen eines Bitfehlers in einer Operation; undeinen Controller zum Neuzuordnen des Bitfehlers zu einer Ersatz-Bitspur als Reaktion darauf, dass der Detektor den Bitfehler erkennt,wobei die Arbeitsspeicher-Steuerschaltung (330) konfiguriert ist, um Daten in dem Ersatzbit in der Ersatz-Bitspur und die Positionsinformationen in der Ersatz-Bitspur zu lesen, um anzugeben, wo die Daten in dem Ersatzbit in der Ersatz-Bitspur verwendet werden sollen.

公开(公告)号：DE102016107718A1

公开(公告)日：2016-11-10

申请号：DE102016107718

申请日：2016-04-26

Applicant: IBM

Inventor： HEALY MICHAEL ,  HUNTER HILLERY ,  KILMER CHARLES ,  KIM KYU-HYOUN ,  MAULE WARREN

IPC: G06F11/08

Abstract: Ein System zum Verwalten von Speichern und ein Verfahren zum Verwalten von Ausgabedaten, die aus einer Speichereinheit stammen, die Daten und Fehlerkorrektur-Codier-Bits (ECC-Bits) speichert, werden beschrieben. Das System enthält eine Steuereinheit zum Empfangen eines Lesebefehls und Steuern einer Speichereinheit auf der Grundlage des Lesebefehls, wobei die Speichereinheit Rohdaten und Fehlerkorrektur-Codier-Bits (ECC-Bits) speichert und die Rohdaten und die ECC-Bits ausgibt, die Speicheradressen entsprechen, die in dem Lesebefehl spezifiziert sind, und einen ECC-Decodierer zum Ausgeben eines Fehlervektors, der den Speicheradressen zugehörig ist, auf der Grundlage der Rohdaten und der ECC-Bits, die den Speicheradressen entsprechen, die durch die Speichereinheit ausgegeben werden, wobei der Fehlervektor, der den Speicheradressen zugehörig ist, Fehler in der Rohdaten angibt, die den Speicheradressen entsprechen. Das System enthält außerdem einen Multiplexer (MUX) zum Ausgeben des Fehlervektors auf der Grundlage einer Auswahl, die in dem Lesebefehl angegeben ist.