公开(公告)号：GB2500848B

公开(公告)日：2014-10-22

申请号：GB201312793

申请日：2012-01-16

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  MURALIDHAR RAMACHANDRAN ,  OLDIGES PHILLIP J ,  ONTALUS VIOREL C ,  XIU KAI

IPC: H01L21/8238 ,  H01L21/8234 ,  H01L27/12

公开(公告)号：GB2500848A

公开(公告)日：2013-10-02

申请号：GB201312793

申请日：2012-01-16

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  MURALIDHAR RAMACHANDRAN ,  OLDIGES PHILLIP J ,  ONTALUS VIOREL C ,  XIU KAI

IPC: H01L21/8238 ,  H01L21/8234 ,  H01L27/12

Abstract: A method for forming a stressed channel field effect transistor (FET) with source/drain buffers (501) includes etching cavities (301) in a substrate (201) on either side of a gate stack located (202/203) on the substrate; depositing source/drain buffer material (401) in the cavities; etching the source/drain buffer material to form vertical source/drain buffers adjacent to a channel region (502) of the FET; and depositing source/drain stressor material (601) in the cavities adjacent to and over the vertical source/drain buffers.

公开(公告)号：DE112012000510B4

公开(公告)日：2014-06-18

申请号：DE112012000510

申请日：2012-01-16

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  MURALIDHAR RAMACHANDRAN ,  OLDIGES PHILLIP J ,  ONTALUS VIOREL C ,  XIU KAI

IPC: H01L21/336 ,  H01L21/84 ,  H01L29/161 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Feldeffekttransistors (FET) mit verspanntem Kanal mit Source/Drain-Puffern, wobei das Verfahren aufweist: Ätzen von Hohlräumen in einem Substrat auf beiden Seiten eines Gate-Stapels, der sich auf dem Substrat befindet; Abscheiden von Source/Drain-Puffermaterial in den Hohlräumen; Ätzen des Source/Drain-Puffermaterials, um vertikale Source/Drain-Puffer neben einem Kanalbereich des FET zu bilden; und Abscheiden von Source/Drain-Stressormaterial in den Hohlräumen neben und über den vertikalen Source/Drain-Puffern.

公开(公告)号：DE112012000510T5

公开(公告)日：2013-12-05

申请号：DE112012000510

申请日：2012-01-16

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  MURALIDHAR RAMACHANDRAN ,  OLDIGES PHILLIP J ,  ONTALUS VIOREL C ,  XIU KAI

IPC: H01L21/336 ,  H01L21/782 ,  H01L21/8238 ,  H01L27/12

Abstract: Ein Verfahren zum Bilden eines Feldeffekttransistors (FET) mit verspanntem Kanal mit Source/Drain-Puffern (501) beinhaltet ein Ätzen von Hohlräumen (301) in einem Substrat (201) auf beiden Seiten eines Gate-Stapels (202/203), der sich auf dem Substrat befindet; Abscheiden von Source/Drain-Puffermaterial (401) in den Hohlräumen; Ätzen des Source/Drain-Puffermaterials, um vertikale Source/Drain-Puffer neben einem Kanalbereich (502) des FET zu bilden; und Abscheiden von Source/Drain-Stressormaterial (601) in den Hohlräumen neben und über den vertikalen Source/Drain-Puffern.