公开(公告)号：WO0184604A3

公开(公告)日：2002-02-28

申请号：PCT/EP0104525

申请日：2001-04-20

Applicant: INFINEON TECHNOLOGIES AG ,  AUGUSTIN ANDREAS ,  KLEIN WOLFGANG ,  BARTH HANS JOACHIM

Inventor： AUGUSTIN ANDREAS ,  KLEIN WOLFGANG ,  BARTH HANS-JOACHIM

IPC: H01L21/02 ,  H01L21/768

CPC classification number: H01L28/75 ,  H01L21/76838 ,  H01L28/55 ,  H01L28/82

Abstract: The invention relates to a method for producing an integrated capacitor consisting of the following steps: namely, the formation of a structured metal layer (1) on a supporting layer (2); covering the structured metal layer (1) and the supporting layer (2) with a thick dielectric layer (3); carrying out a local etching through the thick dielectric layer (3) until reaching the structured first metal layer (1) in order to form an etched opening having a lateral wall surface (4) and a bottom surface (5), which is formed by the exposed surface of the structured first metal layer (1); precipitating a first conductive layer (7) on the formed bottom surface (5) and on the thick dielectric layer (3); precipitating a thin dielectric layer (8) on the first conductive layer (7); precipitating a second conductive layer (9) on the thin dielectric layer (8), and; forming a structured second metal layer (10) on the second conductive layer (9).

Abstract translation: 一种用于制造集成电容器，其包括以下步骤，即载体层（2）上形成的图案化金属层（1）的方法; 涂覆所述图案化金属层（1）和所述载体层（2）用厚dielekrischen层（3）; （1）形成通过所述厚电介质层（3），以用于形成具有侧壁表面的蚀刻孔图案化第一金属层（1）本地Hindurchätzen（4）和（5）通过所述结构化第一金属层的暴露表面的基座 会; （7）形成的底表面（5）和厚的电介质层（3）上沉积第一导电层; 在第一导电层上沉积一薄介电层（8）（7）; 薄介电层上沉积一第二导电层（9）（8）; 和所述第二导电层上形成图案化的第二金属层（10）（9）。

公开(公告)号：DE102008005905B4

公开(公告)日：2012-11-15

申请号：DE102008005905

申请日：2008-01-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AUGUSTIN ANDREAS

IPC: H01L27/088 ,  H01L21/8234

Abstract: Integrierte Schaltung, umfassend: eine erste FET-Anordnung mit einem Source-Bereich, einem Gate und einer Drain-Erweiterungsregion, wobei das Gate der ersten FET-Anordnung elektrisch mit einer Stromversorgungsspannung der integrierten Schaltung gekoppelt ist so, dass während des Betriebs der integrierten Schaltung am Gate der ersten FET-Anordnung die Stromversorgungsspannung anliegt und die erste FET-Anordnung während des Betriebs der integrierten Schaltung immer eingeschaltet ist; und eine zweite FET-Anordnung mit einem Source-Bereich, einem Drain-Bereich und einem Gate, wobei der Drain-Bereich der zweiten FET-Anordnung elektrisch mit dem Source-Bereich der ersten FET-Anordnung gekoppelt ist, wobei der Source-Bereich der ersten FET-Anordnung und der Drain-Bereich der zweiten FET-Anordnung eine einzige kontinuierliche Region aus dotiertem Halbleitermaterial umfassen, wobei die integrierte Schaltung ausgestaltet ist, so dass sie ein Hochspannungssignal an die Drain-Erweiterungsregion anlegt, und wobei der Betrieb ein Umschalten des Zustandes der zweiten FET-Anordnung umfasst.

公开(公告)号：DE50110941D1

公开(公告)日：2006-10-19

申请号：DE50110941

申请日：2001-04-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AUGUSTIN ANDREAS ,  KLEIN WOLFGANG ,  BARTH HANS-JOACHIM

IPC: H01L21/02 ,  H01L21/768

公开(公告)号：DE102008005905A1

公开(公告)日：2008-08-14

申请号：DE102008005905

申请日：2008-01-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AUGUSTIN ANDREAS

IPC: H01L27/092 ,  H01L21/8238

Abstract: A dual gate drain extension field effect transistor assembly comprises a first FET device having a source, a gate and a drain extension region. The first FET device's gate is electrically coupled to a constant voltage source. A second FET device has a source, a drain, and a gate, and the second FET's drain is electrically to the first FET's source.

公开(公告)号：DE19945939A1

公开(公告)日：2001-04-12

申请号：DE19945939

申请日：1999-09-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AUGUSTIN ANDREAS ,  BARTH HANS-JOACHIM ,  DRAHL CLAUS ,  RUDERER ERWIN ,  PENKA SABINE

IPC: H01L21/02 ,  H01L27/08 ,  H01L21/822 ,  H01L29/92

Abstract: Integrated semiconductor circuit includes a second dielectric layer (D2) which lies in the opening of a first dielectric layer (D1) and is planar to a first conducting layer (M1). Integrated semiconductor circuit has a first conducting layer (M1), a first dielectric layer (D1) and a second conducting layer (M2) arranged on a semiconductor substrate. The first dielectric layer has an opening in the region of a capacitor surface (F). A second dielectric layer (D2) is arranged in the first dielectric layer and is thinner than the first layer. The second dielectric layer in the opening runs along the first conducting layer and planar to it. An Independent claim is also included for a process for the production of the integrated semiconductor circuit comprising: applying a first conducting layer (M1), a first dielectric layer (D1) and a second conducting layer (M2) onto a semiconductor substrate; removing the first dielectric layer in the region of a capacitor surface; and applying a second dielectric layer in the openings formed. The second dielectric layer is applied directly on the first layer in the region of the capacitor surface.