公开(公告)号：DE102006029701B4

公开(公告)日：2017-06-01

申请号：DE102006029701

申请日：2006-06-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEISER ANDREAS ,  HARTNER WALTER DR ,  GRUBER HERMANN ,  BONART DIETRICH DR ,  GROSS THOMAS DR

IPC: H01L21/762 ,  H01L21/283 ,  H01L21/74

Abstract: Halbleiterbauteil, mit einem Halbleiterkörper (1), in dem: – ein Substrat (2) eines ersten Leitungstyps, – eine auf dem Substrat (2) angeordnete vergrabene Halbleiterschicht (3) eines zweiten Leitungstyps, und – eine auf der vergrabenen Halbleiterschicht (3) angeordnete Funktionseinheit-Halbleiterschicht (4) des ersten oder zweiten Leitungstyps, in der mindestens zwei lateral nebeneinander angeordnete Halbleiter-Funktionseinheiten angeordnet sind, ausgebildet sind, wobei die vergrabene Halbleiterschicht (3) Teil zumindest einer Halbleiter-Funktionseinheit ist, und wobei jeweils zwei Halbleiter-Funktionseinheiten durch eine Isolationsstruktur (5), die die Funktionseinheit-Halbleiterschicht (4), die vergrabene Halbleiterschicht (3) sowie das Substrat (2) durchsetzt, gegeneinander elektrisch isoliert sind, wobei die Isolationsstruktur (5) einen Graben (11) umfasst, dessen Seitenwände mit einer isolierenden Schicht (12) bedeckt sind, so dass das Grabeninnere gegenüber der Funktionseinheit-Halbleiterschicht (4) sowie der vergrabenen Halbleiterschicht (3) elektrisch isoliert ist, und dessen Inneres mit Metall oder einer Metall-Halbleiterverbindung oder Graphit oder einem leitfähigen Nitrid oder einem leitfähigen Carbid oder einem Verbund oder Schichtstapel aus diesen Materialien, welches das Substrat (2) elektrisch kontaktiert, gefüllt ist, dadurch gekennzeichnet, dass mindestens am Boden des Grabens (11) eine Metall-Halbleiter-Verbindung (16) oder eine elektrisch leitfähige Schicht aus einem leitfähigen Nitrid oder einem leitfähigen Carbid ausgebildet ist.

公开(公告)号：DE102005047169B4

公开(公告)日：2015-08-20

申请号：DE102005047169

申请日：2005-09-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH DR

IPC: H01L29/78

Abstract: Lateraler DMOS-Transistor mit: – einer in einer Halbleiterschicht (4) von einem ersten Leitfähigkeitstyp oberhalb eines Substrats (1) ausgebildeten Driftzone (3); – einer zwischen der Driftzone (3) und dem Substrat (1) ausgebildeten vergrabenen Halbleiterzone (2) vom ersten Leitfähigkeitstyp, wobei die vergrabene Halbleiterzone (2) eine größere Leitfähigkeit aufweist als die Driftzone (3); – einer innerhalb der Halbleiterschicht (4) ausgebildeten Bodystruktur (9) von einem zum ersten Leitfähigkeitstyp entgegen gesetzten zweiten Leitfähigkeitstyp, wobei die Bodystruktur (9) bis zu einer Oberfläche (5) der Halbleiterschicht (4) reicht; – einer innerhalb der Bodystruktur (9) ausgebildeten und an die Oberfläche (5) angrenzenden Sourcezone (10) vom ersten Leitfähigkeitstyp; – einer Isolationsstruktur auf der Oberfläche der Halbleiterschicht (4), die mit zunehmendem lateralen Abstand von der Bodystruktur (9) von einer Gateisolationsstruktur (11) in eine Feldisolationsstruktur (14) übergeht; – einer auf der Isolationsstruktur ausgebildeten Gateelektrodenstruktur (12) zur Steuerung einer Kanalleitfähigkeit in einem Oberflächenbereich des Halbleiterschicht (4); – einer von der Oberfläche (5) in die Halbleiterschicht (4) reichenden und lateral zur Feldisolationsstruktur (14) benachbarten Drainzone (13, 19) vom ersten Leitfähigkeitstyp, wobei die Drainzone (19) eine leitfähige Füllstruktur (18) in einem von der Oberfläche (5) bis in die vergrabene Halbleiterstruktur (2) reichenden Trench (17) sowie die mit der Füllstruktur (18) leitend verbundene vergrabene Halbleiterzone (2) aufweist, im aktiven Zellenbereich zueinander benachbarte Bodystrukturen (9) durch den Trench (17) mit der leitfähigen Füllstruktur (18) getrennt sind, wobei die leitfähige Füllstruktur (18) die Driftzone (3) lateral von gegenüberliegenden Seitenwänden des Trenchs (17) und die vergrabene Halbleiterzone (2) die Driftzone (3) vertikal von unten in einem von einem Randabschlussbereich verschiedenen aktiven Zellenbereich elektrisch anschließen.

公开(公告)号：DE102006029682B4

公开(公告)日：2015-01-08

申请号：DE102006029682

申请日：2006-06-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER DR ,  MEISER ANDREAS ,  GRUBER HERMANN ,  BONART DIETRICH DR ,  GROSS THOMAS

IPC: H01L21/71 ,  H01L21/76 ,  H01L21/768 ,  H01L23/52

Abstract: Verfahren zur Herstellung einer Halbleiter-Struktur mit den Schritten: – Bereitstellen eines Halbleiter-Schichtstapels, der ein Halbleiter-Substrat (1) von einem ersten Leitungstyp, eine hochdotierte vergrabene Schicht (2) von einem zweiten Leitungstyp und eine darauf angeordnete einkristalline Halbleiter-Schicht (3) von einem dritten Leitungstyp umfasst, – Herstellen einer tiefen Grabenisolierung (62) zwischen verschiedenen lateralen Bereichen der Halbleiter-Struktur und – Herstellen eines niederohmigen Kontaktes (52) zu der vergrabenen Schicht (2), dadurch gekennzeichnet, dass der Schritt zur Herstellung der Grabenisolierung die Ätzung eines Grabens (6) und der Schritt zur Herstellung des Kontaktes zur vergrabenen Schicht (2) die Ätzung eines Loches (5) in die Oberfläche (32) der einkristallinen Halbleiter-Schicht (3) umfassen, wobei die Öffnungsweite des Grabens (6) größer als die Öffnungsweite des Loches (5) ist und die Tiefe des Grabens (6) größer als die Tiefe des Loches (5) ist, der Graben (6) und das Loch (5) in einem gemeinsamen Trockenätzschritt erzeugt werden und das Verfahren einen Schritt zum Auswählen eines Verhältnisses der Öffnungsweiten des Grabens (6) und des Loches (5) entsprechend des gewünschten Verhältnisses der Tiefe des geätzten Loches (5) zur Tiefe des geätzten Grabens (6) umfasst.