公开(公告)号：DE102007018316B4

公开(公告)日：2018-03-29

申请号：DE102007018316

申请日：2007-04-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  DWIVEDI DEVESH ,  GUPTA SIDDHARTH

IPC: G11C7/14 ,  G11C7/10 ,  G11C7/18

Abstract: Verfahren zum Betrieb einer Speichervorrichtung, umfassend: Multiplexen eines ersten Kernspeicherbereichs (120), wobei ein erstes Bitleitungsausgangssignal (DL ) und ein erstes Bitleitungsreferenzsignal (BLREF) verwendet werden, Multiplexen eines zweiten Kernspeicherbereichs (122), wobei ein zweites Bitleitungsausgangssignal (DL ) und das erste Bitleitungsreferenzsignal (BLREF) verwendet werden, wobei ein erstes Datenleitungssignal (DLREF), welches von dem ersten Bitleitungsreferenzsignal (BLREF) bereitgestellt wird, einem Eingang eines dem ersten Kernspeicherbereich (120) zugeordneten ersten Leseverstärkers (150) und einem Eingang eines dem zweiten Kernspeicherbereich (122) zugeordneten zweiten Leseverstärkers (152) zugeführt wird, Multiplexen eines dritten Kernspeicherbereichs (125), wobei ein drittes Bitleitungsausgangssignal (DL ) und ein zweites Bitleitungsreferenzsignal (BLREF) verwendet werden, und Multiplexen eines vierten Kernspeicherbereichs (126), wobei ein viertes Bitleitungsausgangssignal (DL ) und das zweite Bitleitungsreferenzsignal (BLREF) verwendet werden, wobei ein zweites Datenleitungssignal (DLREF), welches von dem zweiten Bitleitungsreferenzsignal (BLREF) bereitgestellt wird, einem Eingang eines dem dritten Kernspeicherbereich (125) zugeordneten dritten Leseverstärkers (153) und einem Eingang eines dem vierten Kernspeicherbereich (126) zugeordneten vierten Leseverstärkers (154) zugeführt wird.

公开(公告)号：DE102007018316A1

公开(公告)日：2007-10-31

申请号：DE102007018316

申请日：2007-04-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  DWIVEDI DEVESH ,  GUPTA SIDDHARTH

IPC: G11C7/06

Abstract: A memory device has a first core memory array, a second core memory array, a third core memory array and a fourth core memory array, and a first common reference section for the first core memory array and the second core memory array, and a second common reference section for the third core memory array and the fourth core memory array. Another memory device with shared signals and a method is also provided.

公开(公告)号：DE102005045952B3

公开(公告)日：2007-01-25

申请号：DE102005045952

申请日：2005-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  MARTELLONI YANNICK ,  GUPTA SIDDHARTH ,  DWIVEDI DEVESH

IPC: G11C7/12

Abstract: The method involves providing a bit line (6) and loading the bit line with an output potential. A read operation is performed for reading information over the bit line. Charging devices (13, 15) of the bit line are activated and deactivated based on potential of a virtual voltage supply line (4). The devices are deactivated only if a difference between a supply potential and the potential of the supply line falls below a preset value. Independent claims are also included for the following: (1) a memory arrangement with a charging device (2) a semiconductor circuit with a memory arrangement.