公开(公告)号：DE102016124962A1

公开(公告)日：2018-06-21

申请号：DE102016124962

申请日：2016-12-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUPTA SIDDHARTH ,  LEHMANN GUNTHER

IPC: G11C11/413

Abstract: Gemäß einer Ausführungsform ist eine Speichervorrichtung beschrieben, die ein Speicherarray, das mehrere Speicherzellen umfasst, wobei jede Speicherzelle mit einer Steuerleitung gekoppelt ist, eine Speicherunterstützungsschaltung, die konfiguriert ist, dann, wenn sie aktiviert ist, eine Reduktion einer Spannung der Steuerleitung anzuwenden, einen Signalgenerator, der konfiguriert ist, ein Signal zu erzeugen, das wenigstens eines aus einem Prozesseckpunkt der Speichervorrichtung, einer Versorgungsspannung der Speichervorrichtung, einer Temperatur der Speichervorrichtung und einer Alterung der Speichervorrichtung repräsentiert, eine Signalverarbeitungsschaltung, die konfiguriert ist, das Signal zu verstärken, und eine Steuereinheit, die konfiguriert ist, die Speicherunterstützungsschaltung basierend auf dem verstärkten Signal zu aktivieren, umfasst.

公开(公告)号：DE102007018316B4

公开(公告)日：2018-03-29

申请号：DE102007018316

申请日：2007-04-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  DWIVEDI DEVESH ,  GUPTA SIDDHARTH

IPC: G11C7/14 ,  G11C7/10 ,  G11C7/18

Abstract: Verfahren zum Betrieb einer Speichervorrichtung, umfassend: Multiplexen eines ersten Kernspeicherbereichs (120), wobei ein erstes Bitleitungsausgangssignal (DL ) und ein erstes Bitleitungsreferenzsignal (BLREF) verwendet werden, Multiplexen eines zweiten Kernspeicherbereichs (122), wobei ein zweites Bitleitungsausgangssignal (DL ) und das erste Bitleitungsreferenzsignal (BLREF) verwendet werden, wobei ein erstes Datenleitungssignal (DLREF), welches von dem ersten Bitleitungsreferenzsignal (BLREF) bereitgestellt wird, einem Eingang eines dem ersten Kernspeicherbereich (120) zugeordneten ersten Leseverstärkers (150) und einem Eingang eines dem zweiten Kernspeicherbereich (122) zugeordneten zweiten Leseverstärkers (152) zugeführt wird, Multiplexen eines dritten Kernspeicherbereichs (125), wobei ein drittes Bitleitungsausgangssignal (DL ) und ein zweites Bitleitungsreferenzsignal (BLREF) verwendet werden, und Multiplexen eines vierten Kernspeicherbereichs (126), wobei ein viertes Bitleitungsausgangssignal (DL ) und das zweite Bitleitungsreferenzsignal (BLREF) verwendet werden, wobei ein zweites Datenleitungssignal (DLREF), welches von dem zweiten Bitleitungsreferenzsignal (BLREF) bereitgestellt wird, einem Eingang eines dem dritten Kernspeicherbereich (125) zugeordneten dritten Leseverstärkers (153) und einem Eingang eines dem vierten Kernspeicherbereich (126) zugeordneten vierten Leseverstärkers (154) zugeführt wird.

公开(公告)号：DE102004052218B3

公开(公告)日：2006-04-27

申请号：DE102004052218

申请日：2004-10-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUPTA SIDDHARTH ,  MARTELLONI YANNICK

IPC: G11C17/12 ,  G11C5/06

Abstract: The assembly has memory cells (4), global and local voltage supply lines (6, 7), word lines (3) and bit lines (2). The global lines are run along the breadth of the assembly and parallel to the word lines. The local lines perpendicular to the word lines run parallel to the bit lines. The local lines run within blocks of the assembly such that global lines within the blocks are connected with the respective local lines.

公开(公告)号：DE102007018316A1

公开(公告)日：2007-10-31

申请号：DE102007018316

申请日：2007-04-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  DWIVEDI DEVESH ,  GUPTA SIDDHARTH

IPC: G11C7/06

Abstract: A memory device has a first core memory array, a second core memory array, a third core memory array and a fourth core memory array, and a first common reference section for the first core memory array and the second core memory array, and a second common reference section for the third core memory array and the fourth core memory array. Another memory device with shared signals and a method is also provided.

公开(公告)号：DE112005002087A5

公开(公告)日：2007-07-19

申请号：DE112005002087

申请日：2005-08-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUPTA SIDDHARTH ,  LARGUIER JEAN-YVES ,  LEHMANN GUNTHER ,  MARTELLONI YANNICK

IPC: G11C17/18

公开(公告)号：DE102005045952B3

公开(公告)日：2007-01-25

申请号：DE102005045952

申请日：2005-09-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHMANN GUNTHER ,  MARTELLONI YANNICK ,  GUPTA SIDDHARTH ,  DWIVEDI DEVESH

IPC: G11C7/12

Abstract: The method involves providing a bit line (6) and loading the bit line with an output potential. A read operation is performed for reading information over the bit line. Charging devices (13, 15) of the bit line are activated and deactivated based on potential of a virtual voltage supply line (4). The devices are deactivated only if a difference between a supply potential and the potential of the supply line falls below a preset value. Independent claims are also included for the following: (1) a memory arrangement with a charging device (2) a semiconductor circuit with a memory arrangement.

公开(公告)号：DE102004053574A1

公开(公告)日：2006-05-24

申请号：DE102004053574

申请日：2004-11-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LARGUIER JEAN-YVES ,  MARTELLONI YANNICK ,  LEHMANN GUNTHER ,  GUPTA SIDDHARTH

IPC: G11C17/00 ,  G11C17/18

Abstract: Memory cells (MC) can be addressed by word lines and bit lines (BL) (BL0-BL7) that link to an output structure via a column multiplexer (10) so as to sort the MC. Either a non-inverted or an inverted allocation in the first and second conditions of the MC is used for the BL at first and second values. An independent claim is also included for a device for permanent storage of data with multiple memory cells.

公开(公告)号：DE102004042105A1

公开(公告)日：2006-03-09

申请号：DE102004042105

申请日：2004-08-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MARTELLONI YANNICK ,  LEHMANN GUNTHER ,  LARGUIER JEAN-YVES ,  GUPTA SIDDHARTH

IPC: G11C17/14

公开(公告)号：DE102014117963B4

公开(公告)日：2022-08-25

申请号：DE102014117963

申请日：2014-12-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUPTA SIDDHARTH ,  LEHMANN GUNTHER

IPC: G11C8/08 ,  G11C7/12 ,  G11C11/419

Abstract: Verfahren, welches Folgendes umfasst:Bereitstellen einer Speicheranordnung (11) , welche mehrere Wortleitungen (32) umfasst, undÄndern einer Spannung einer ausgewählten Wortleitung der mehreren Wortleitungen (32) von einer ersten Spannung, bei der die Wortleitung deaktiviert ist, auf eine zweite Spannung, bei der die Wortleitung aktiviert ist, über mehrere verschiedene Zwischenspannungen, wobei jede Zwischenspannung während einer jeweiligen bestimmten Zeit gehalten wird,wobei eine erste Spannungsdifferenz zwischen der ersten Spannung und einer ersten Zwischenspannung, eine zweite Differenz zwischen aufeinanderfolgenden Zwischenspannungen und eine dritte Spannungsdifferenz zwischen einer letzten Zwischenspannung und der zweiten Spannung gleich sind, undZugreifen auf eine mit der ausgewählten Wortleitung gekoppelte Speicherzelle erst, nachdem die zweite Spannung erreicht wurde.

公开(公告)号：DE102014117963A1

公开(公告)日：2015-06-11

申请号：DE102014117963

申请日：2014-12-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GUPTA SIDDHARTH ,  LEHMANN GUNTHER

IPC: G11C8/08

Abstract: Es werden Verfahren und Vorrichtungen offenbart, wobei eine Spannung an einer Wortleitung von einer ersten Spannung über mehrere Zwischenspannungen zu einer zweiten Spannung geändert wird.