公开(公告)号：DE102012216546B4

公开(公告)日：2023-01-19

申请号：DE102012216546

申请日：2012-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： UMBACH FRANK ,  TRUNOV KIRILL ,  ÖSCHLER NIELS

IPC: H01L23/492 ,  H01L21/60

Abstract: Verfahren zum Verlöten eines Halbleiterchips (1') mit einem Träger (2) umfassend die Schritte:Bereitstellen des Trägers (2), der eine Metallisierung (21) mit einem Oberflächenabschnitt (27), der eine gemittelte Rautiefe nach EN ISO 4287 besitzt, aufweist;Bereitstellen des Halbleiterchips (1'), der aufweist:einen Halbleiterkörper (10);eine auf den Halbleiterkörper (10) aufgebrachte Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (15) aufweist;einen auf die Unterseite (15) aufgebrachten Schichtstapel (5), der eine Anzahl N1 ≥ 2 erste Teilschichten (31-36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41-46), wobei die ersten Teilschichten (31-36) und die zweiten Teilschichten (41-46) abwechselnd aufeinanderfolgend angeordnet sind, so dass zwischen den ersten Teilschichten (31-36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31-36) bilden lässt, wenigstens eine der zweiten Teilschichten (41-46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41-46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41-46) bilden lässt, wenigstens eine der ersten Teilschichten (31-36) angeordnet ist, wobeieine jede der ersten Teilschichten (31-36) ein Legierungsmetall aufweist oder aus einem Legierungsmetall besteht;das Legierungsmetall einer jeden der ersten Teilschichten (31-36) eines der folgenden Metalle ist: Kupfer; Nickel; Silber; undeine jede der zweiten Teilschichten (41-46) ein Lot aufweist oder aus einem Lot besteht, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41-46) angrenzenden ersten Teilschicht (31-36) eine intermetallische Phase ausbilden kann, undder Schichtstapel (5) eine Dicke (d5) aufweist, die höchstens das 2-fache der gemittelten Rautiefe beträgt;Verbinden der Chipmetallisierung (11) mit dem Oberflächenabschnitt (27) durch Herstellen einer zwischen der Chipmetallisierung (11) und dem Oberflächenabschnitt (27) angeordneten Verbindungsschicht, die zu wenigstens 90 Volumen% aus einer oder mehreren intermetallischen Phasen besteht, indem sämtliche zweite Teilschichten (41-46) aufgeschmolzen werden.

公开(公告)号：DE102012214901A1

公开(公告)日：2013-02-28

申请号：DE102012214901

申请日：2012-08-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OESCHLER NIELS ,  TRUNOV KIRILL ,  SPECKELS ROLAND

IPC: H01L23/15 ,  H01L21/58 ,  H01L21/60 ,  H01L23/498

Abstract: Eine Halbleiteranordnung umfasst ein Substrat und eine auf dem Substrat angeordnete, erste gesinterte Silberschicht. Die Halbleiteranordnung umfasst einen ersten Halbleiterchip, sowie eine erste Diffusionslotschicht. Die erste gesinterte Silberschicht und die Diffusionslotschicht sind zwischen dem ersten Halbleiterchip und dem Substrat angeordnet und verbinden diese miteinander.

公开(公告)号：DE102012214901B4

公开(公告)日：2022-11-03

申请号：DE102012214901

申请日：2012-08-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ÖSCHLER NIELS ,  TRUNOV KIRILL ,  SPECKELS ROLAND

IPC: H01L23/15 ,  H01L21/58 ,  H01L21/60 ,  H01L23/498

Abstract: Halbleiteranordnung umfassend:ein Substrat (110);eine auf dem Substrat (110) angeordnete, erste gesinterte Silberschicht (152a);einen ersten Halbleiterchip (116a); undeine erste Diffusionslotschicht (154a); wobei die erste gesinterte Silberschicht (152a) und die erste Diffusionslotschicht (154a) zwischen dem ersten Halbleiterchip (116a) und dem Substrat (110) angeordnet sind und diese miteinander verbinden,wobei die erste gesinterte Silberschicht (152a) Poren aufweist, welche ganz oder teilweise mit Diffusionslot gefüllt sind, undwobei das Diffusionslot ein Ag-Sn-Lot ist, welches eine Ag-Konzentration von bis zu 4 Atom% besitzt.

公开(公告)号：DE102012216546A1

公开(公告)日：2014-04-10

申请号：DE102012216546

申请日：2012-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： UMBACH FRANK ,  TRUNOV KIRILL ,  OESCHLER NIELS

IPC: H01L23/492 ,  H01L21/60

Abstract: Die Erfindung betrifft einen Halbleiterchip (1') mit einem Halbleiterkörper (10), und einer auf den Halbleiterkörper (10) aufgebrachten Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (12) aufweist. Auf die Unterseite (12) ist ein Schichtstapel (5) aufgebracht, der eine Anzahl N1 ≥ 1 oder N1 ≥ 2 erste Teilschichten (31–36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41–46). Die ersten Teilschichten (31–36) und die zweiten Teilschichten (41–46) sind abwechselnd aufeinanderfolgend angeordnet, so dass zwischen den ersten Teilschichten (31–36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31–36) bilden lässt, wenigstens eine der zweiten Teilschichten (41–46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41–46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41–46) bilden lässt, wenigstens eine der ersten Teilschichten (31–36) angeordnet ist. Eine jede der ersten Teilschichten (31–36) weist ein Legierungsmetall auf oder aus besteht aus einem Legierungsmetall, jede der zweiten Teilschichten (41–46) weist ein Lot auf oder besteht aus einem Lot, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41–46) angrenzenden ersten Teilschicht (31–36) eine intermetallische Phase ausbilden kann. Beim Verlöten des Halbleiterchips (1') mit einer Metallisierung (21) werden die zweiten Teilschichten (41–46) aufgeschmolzen, wodurch ein in den ersten Teilschichten (31–36) enthaltenes Legierungsmetall in die angrenzenden zweiten Teilschichten (41–46) eindiffundieren und nach dem Erstarren der Schmelze zur Ausbildung einer intermetallischen Phase beitragen kann.