公开(公告)号：DE102012214901A1

公开(公告)日：2013-02-28

申请号：DE102012214901

申请日：2012-08-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OESCHLER NIELS ,  TRUNOV KIRILL ,  SPECKELS ROLAND

IPC: H01L23/15 ,  H01L21/58 ,  H01L21/60 ,  H01L23/498

Abstract: Eine Halbleiteranordnung umfasst ein Substrat und eine auf dem Substrat angeordnete, erste gesinterte Silberschicht. Die Halbleiteranordnung umfasst einen ersten Halbleiterchip, sowie eine erste Diffusionslotschicht. Die erste gesinterte Silberschicht und die Diffusionslotschicht sind zwischen dem ersten Halbleiterchip und dem Substrat angeordnet und verbinden diese miteinander.

公开(公告)号：DE102013216633A1

公开(公告)日：2014-03-06

申请号：DE102013216633

申请日：2013-08-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BOEWER LARS ,  HEUCK NICOLAS ,  OESCHLER NIELS ,  SPECKELS ROLAND

IPC: H01L21/60 ,  H01L21/58 ,  H01L23/50

Abstract: Eine gesinterte Verbindung wird durch Pressen eines Halbleiter-Chips gegen ein Substrat gebildet, während sich ein getrocknetes Sintermaterial zwischen dem Substrat und dem Halbleiter-Chip befindet, wobei das getrocknete Sintermaterial Sinterteilchen und ein Lösungsmittel enthält. Das Substrat wird auf eine Temperatur unterhalb einer Sintertemperatur des getrockneten Sintermaterials erwärmt, während der Halbleiter-Chip gegen das Substrat gedrückt wird, um lokale Sinterverbindungen zwischen benachbarten Sinterteilchen zu bilden. Die lokalen Sinterverbindungen bilden zusammen eine stabile Verbindung, die den Halbleiter-Chip vor dem Sintern an dem Substrat befestigt. Dann wird eine gesinterte Verbindung zwischen dem Halbleiter-Chip und dem Substrat aus dem getrockneten Sintermaterial gebildet, nachdem die stabile Verbindung gebildet wurde.

公开(公告)号：DE102012216546A1

公开(公告)日：2014-04-10

申请号：DE102012216546

申请日：2012-09-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： UMBACH FRANK ,  TRUNOV KIRILL ,  OESCHLER NIELS

IPC: H01L23/492 ,  H01L21/60

Abstract: Die Erfindung betrifft einen Halbleiterchip (1') mit einem Halbleiterkörper (10), und einer auf den Halbleiterkörper (10) aufgebrachten Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (12) aufweist. Auf die Unterseite (12) ist ein Schichtstapel (5) aufgebracht, der eine Anzahl N1 ≥ 1 oder N1 ≥ 2 erste Teilschichten (31–36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41–46). Die ersten Teilschichten (31–36) und die zweiten Teilschichten (41–46) sind abwechselnd aufeinanderfolgend angeordnet, so dass zwischen den ersten Teilschichten (31–36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31–36) bilden lässt, wenigstens eine der zweiten Teilschichten (41–46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41–46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41–46) bilden lässt, wenigstens eine der ersten Teilschichten (31–36) angeordnet ist. Eine jede der ersten Teilschichten (31–36) weist ein Legierungsmetall auf oder aus besteht aus einem Legierungsmetall, jede der zweiten Teilschichten (41–46) weist ein Lot auf oder besteht aus einem Lot, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41–46) angrenzenden ersten Teilschicht (31–36) eine intermetallische Phase ausbilden kann. Beim Verlöten des Halbleiterchips (1') mit einer Metallisierung (21) werden die zweiten Teilschichten (41–46) aufgeschmolzen, wodurch ein in den ersten Teilschichten (31–36) enthaltenes Legierungsmetall in die angrenzenden zweiten Teilschichten (41–46) eindiffundieren und nach dem Erstarren der Schmelze zur Ausbildung einer intermetallischen Phase beitragen kann.