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    VERFAHREN ZUM VERLÖTEN EINES HALBLEITERCHIPS MIT EINEM TRÄGER
    2.
    发明专利
    VERFAHREN ZUM VERLÖTEN EINES HALBLEITERCHIPS MIT EINEM TRÄGER 未知

    公开(公告)号：DE102012216546B4

    公开(公告)日：2023-01-19

    申请号：DE102012216546

    申请日：2012-09-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： UMBACH FRANK ,  TRUNOV KIRILL ,  ÖSCHLER NIELS

    IPC: H01L23/492 ,  H01L21/60

    Abstract: Verfahren zum Verlöten eines Halbleiterchips (1') mit einem Träger (2) umfassend die Schritte:Bereitstellen des Trägers (2), der eine Metallisierung (21) mit einem Oberflächenabschnitt (27), der eine gemittelte Rautiefe nach EN ISO 4287 besitzt, aufweist;Bereitstellen des Halbleiterchips (1'), der aufweist:einen Halbleiterkörper (10);eine auf den Halbleiterkörper (10) aufgebrachte Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (15) aufweist;einen auf die Unterseite (15) aufgebrachten Schichtstapel (5), der eine Anzahl N1 ≥ 2 erste Teilschichten (31-36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41-46), wobei die ersten Teilschichten (31-36) und die zweiten Teilschichten (41-46) abwechselnd aufeinanderfolgend angeordnet sind, so dass zwischen den ersten Teilschichten (31-36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31-36) bilden lässt, wenigstens eine der zweiten Teilschichten (41-46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41-46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41-46) bilden lässt, wenigstens eine der ersten Teilschichten (31-36) angeordnet ist, wobeieine jede der ersten Teilschichten (31-36) ein Legierungsmetall aufweist oder aus einem Legierungsmetall besteht;das Legierungsmetall einer jeden der ersten Teilschichten (31-36) eines der folgenden Metalle ist: Kupfer; Nickel; Silber; undeine jede der zweiten Teilschichten (41-46) ein Lot aufweist oder aus einem Lot besteht, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41-46) angrenzenden ersten Teilschicht (31-36) eine intermetallische Phase ausbilden kann, undder Schichtstapel (5) eine Dicke (d5) aufweist, die höchstens das 2-fache der gemittelten Rautiefe beträgt;Verbinden der Chipmetallisierung (11) mit dem Oberflächenabschnitt (27) durch Herstellen einer zwischen der Chipmetallisierung (11) und dem Oberflächenabschnitt (27) angeordneten Verbindungsschicht, die zu wenigstens 90 Volumen% aus einer oder mehreren intermetallischen Phasen besteht, indem sämtliche zweite Teilschichten (41-46) aufgeschmolzen werden.

    Vertikale Halbleitervorrichtung
    3.
    发明专利
    Vertikale Halbleitervorrichtung 未知

    公开(公告)号：DE102014005879B4

    公开(公告)日：2021-12-16

    申请号：DE102014005879

    申请日：2014-04-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIEDERNOSTHEIDE FRANZ-JOSEF ,  PFAFFENLEHNER MANFRED ,  SCHULZE HANS-JOACHIM ,  SCHULZE HOLGER ,  UMBACH FRANK ,  WEISS CHRISTOPH

    IPC: H01L29/06 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861

    Abstract: Vertikale Halbleitervorrichtung (100-400, 600-800), die Folgendes umfasst:- einen Halbleiterkörper (40) der Folgendes umfasst: eine erste Oberfläche (101); eine zweite Oberfläche (102), die der ersten Oberfläche gegenüber liegt einen Rand (41), der sich in einer vertikalen Richtung, die orthogonal zu der ersten Oberfläche ist, erstreckt; einen aktiven Bereich (110); einen peripheren Bereich (120), der in einer horizontalen Richtung, die parallel zu der ersten Oberfläche ist, zwischen dem aktiven Bereich und dem Rand angeordnet ist; einen pn-Übergang (14), der benachbart zur ersten Oberfläche angeordnet ist und sich von dem aktiven Bereich in den peripheren Bereich erstreckt;- eine erste Metallisierung (10) auf der ersten Oberfläche (101) und eine erste dielektrische Schicht (5) zwischen dem Halbleiterkörper (40) und der ersten Metallisierung (10), wobei die erste Metallisierung (10) in ohmschem Kontakt mit einem Halbleitergebiet (2a) im Halbleiterkörper (40) ist, wobei die Halbleitervorrichtung im peripheren Bereich (120) ferner Folgendes umfasst:- ein erstes leitfähiges Gebiet (20, 21), das benachbart zur ersten Oberfläche (101) angeordnet ist und von einem ersten Teil der ersten Metallisierung (10) gebildet wird;- ein zweites leitfähiges Gebiet (22), das benachbart zur ersten Oberfläche angeordnet ist und in horizontaler Richtung zwischen dem ersten leitfähigen Gebiet (20, 21) und dem Rand (41) angeordnet ist und von einem zweiten Teil der ersten Metallisierung (10) gebildet wird;- wobei die erste dielektrische Schicht (5) zwischen dem Halbleiterkörper und dem ersten leitfähigen Gebiet (20, 21) und dem zweiten leitfähigen Gebiet (22) angeordnet ist, und wobei das erste leitfähige Gebiet (20, 21) und das zweite leitfähige Gebiet (22) jeweils eine vertikale Ausdehnung oberhalb der ersten dielektrischen Schicht (5) aufweisen, die mit einer vertikalen Ausdehnung der ersten Metallisierung (10) oberhalb der ersten dielektrischen Schicht (5) übereinstimmt; und- eine Passivierungsstruktur (6, 7) mit einer ersten und einer zweiten Passivierungsschicht (6, 7), die in einem vertikalen Querschnitt Folgendes umfasst: einen ersten Abschnitt, der zumindest teilweise das erste leitfähige Gebiet (20, 21) bedeckt und durch einen von der ersten und zweiten Passivierungsschicht (6, 7) gebildeten Stapel gebildet wird, wobei die erste Passivierungsschicht (6) direkt das erste leitfähige Gebiet (20, 21) bedeckt und die zweite Passivierungsschicht (7) auf der ersten Passivierungsschicht (6) angeordnet ist, und einen zweiten Abschnitt, der zumindest teilweise das zweite leitfähige Gebiet (22) bedeckt und durch die zweite Passivierungsschicht (7) aebildet wird. welche das zweite leitfähiae Gebiet direkt bedeckt, sodass der erste Abschnitt eine erste Dicke aufweist, die sich von einer zweiten Dicke des zweiten Abschnitts unterscheidet.

    Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement
    4.
    发明专利
    Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement 未知

    公开(公告)号：DE102016109713A1

    公开(公告)日：2017-11-30

    申请号：DE102016109713

    申请日：2016-05-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTH ROMAN ,  UMBACH FRANK

    IPC: H01L21/60 ,  H01L23/485

    Abstract: Ein Verfahren zum Bilden eines Halbleiterbauelements umfasst das Bilden einer Isoliermaterialschicht über einem Halbleitersubstrat und das Modifizieren von zumindest einem Abschnitt einer Oberfläche der Isoliermaterialschicht nach dem Bilden der Isoliermaterialschicht. Ferner umfasst das Verfahren das Bilden einer elektrisch leitfähigen Struktur auf zumindest dem Abschnitt der Oberfläche der Isoliermaterialschicht nach der Modifikation von zumindest dem Abschnitt der Oberfläche der Isoliermaterialschicht.

    Leistungshalbleiterbauelement und Verfahren zur Verarbeitung eines Leistungshalbleiterbauelements
    6.
    发明专利
    Leistungshalbleiterbauelement und Verfahren zur Verarbeitung eines Leistungshalbleiterbauelements 未知

    公开(公告)号：DE102019103899A1

    公开(公告)日：2020-08-20

    申请号：DE102019103899

    申请日：2019-02-15

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BRANDT PHILIP CHRISTOPH ,  PFAFFENLEHNER MANFRED ,  SANTOS RODRIGUEZ FRANCISCO JAVIER ,  SCHMIDT STEFFEN ,  UMBACH FRANK ,  PFIRSCH FRANK DIETER

    IPC: H01L29/10 ,  H01L21/331 ,  H01L21/336 ,  H01L21/71 ,  H01L29/739 ,  H01L29/78

    Abstract: Ein Leistungshalbleiterbauelement (1) umfasst einen Halbleiterkörper (10) und weist ein aktives Gebiet (16) und ein Randabschlussgebiet (17) auf, wobei der Halbleiterkörper (10) innerhalb des aktiven Gebiets (16) ein Driftgebiet von einem ersten Leitfähigkeitstyp umfasst, und wobei das Randabschlussgebiet (17) Folgendes umfasst: ein Schutzgebiet (107) von einem zweiten Leitfähigkeitstyp, wobei das Schutzgebiet (107) an einer Vorderseite (10-1) des Halbleiterkörpers (10) in dem Halbleiterkörper (10) enthalten ist und das aktive Gebiet (16) umgibt; und eine Feldplattengrabenstruktur (172), die sich von der Vorderseite (10-1) vertikal in den Halbleiterkörper (10) erstreckt und zumindest teilweise mit einem leitenden Material (173) gefüllt ist, wobei das leitende Material (173) mit dem Schutzgebiet (107) elektrisch verbunden ist und außerhalb des Schutzgebiets (107) durch eine Feldplattenisolationsstruktur (1725) von dem Halbleiterkörper (10) isoliert ist, wobei sich ein erster Teil (1721) der Feldplattengrabenstruktur (172) zumindest teilweise in das Schutzgebiet (107) erstreckt und zumindest teilweise unter einer Metallschicht (174), die an der Vorderseite (10-1) angeordnet ist, angeordnet ist; und sich ein zweiter Teil (1722) der Feldplattengrabenstruktur (172) außerhalb des Schutzgebiets (107) erstreckt und den aktiven Bereich (16) vollständig umgibt, wobei sich die Metallschicht (174) nicht über dem zweiten Teil (1722) der Feldplattengrabenstruktur (172) erstreckt.

    Vertikale Halbleitervorrichtung
    7.
    发明专利
    Vertikale Halbleitervorrichtung 未知

    公开(公告)号：DE102014005879A1

    公开(公告)日：2015-10-22

    申请号：DE102014005879

    申请日：2014-04-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： NIEDERNOSTHEIDE FRANZ-JOSEF ,  PFAFFENLEHNER MANFRED ,  SCHULZE HANS-JOACHIM ,  SCHULZE HOLGER ,  UMBACH FRANK ,  WEISS CHRISTOPH

    IPC: H01L29/06 ,  H01L21/31 ,  H01L29/739 ,  H01L29/78 ,  H01L29/861

    Abstract: Eine vertikale Halbleitervorrichtung umfasst einen Halbleiterkörper, der Folgendes umfasst: eine erste Oberfläche; eine zweite, der ersten Oberfläche gegenüberliegende Oberfläche; einen Rand, der sich in einer vertikalen Richtung im Wesentlichen im rechten Winkel zu der ersten Oberfläche erstreckt; einen aktiven Bereich; einen peripheren Bereich, der sich in einer horizontalen Richtung im Wesentlichen parallel zu der ersten Oberfläche zwischen dem aktiven Bereich und dem Rand erstreckt; und einen pn-Übergang, der benachbart zur erste Oberfläche angeordnet ist und sich von dem aktiven Bereich in den peripheren Bereich erstreckt. In dem peripheren Bereich umfasst die Halbleitervorrichtung ferner ein erstes leitfähiges Gebiet, das benachbart zur erste Oberfläche angeordnet ist; ein zweites leitfähiges Gebiet, das benachbart zur erste Oberfläche und in horizontaler Richtung zwischen dem ersten leitfähigen Gebiet und dem Rand angeordnet ist, und eine Passivierungsstruktur, die in einem vertikalen Querschnitt einen ersten Bereich, der das erste leitfähige Gebiet zumindest teilweise abdeckt, und einen zweiten Bereich, der das zweite leitfähige Gebiet zumindest teilweise abdeckt, umfasst. Der erste Bereich weist eine andere Schichtzusammensetzung auf als der zweite Bereich und/oder eine erste Dicke, die sich von einer zweiten Dicke des zweiten Bereichs unterscheidet.

    HALBLEITERCHIP, VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERCHIPS UND VERFAHREN ZUM VERLÖTEN EINES HALBLEITERCHIPS MIT EINEM TRÄGER
    9.
    发明专利
    HALBLEITERCHIP, VERFAHREN ZUR HERSTELLUNG EINES HALBLEITERCHIPS UND VERFAHREN ZUM VERLÖTEN EINES HALBLEITERCHIPS MIT EINEM TRÄGER 未知

    公开(公告)号：DE102012216546A1

    公开(公告)日：2014-04-10

    申请号：DE102012216546

    申请日：2012-09-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： UMBACH FRANK ,  TRUNOV KIRILL ,  OESCHLER NIELS

    IPC: H01L23/492 ,  H01L21/60

    Abstract: Die Erfindung betrifft einen Halbleiterchip (1') mit einem Halbleiterkörper (10), und einer auf den Halbleiterkörper (10) aufgebrachten Chipmetallisierung (11), die eine dem Halbleiterkörper (10) abgewandte Unterseite (12) aufweist. Auf die Unterseite (12) ist ein Schichtstapel (5) aufgebracht, der eine Anzahl N1 ≥ 1 oder N1 ≥ 2 erste Teilschichten (31–36) aufweist, sowie eine Anzahl N2 ≥ 2 zweite Teilschichten (41–46). Die ersten Teilschichten (31–36) und die zweiten Teilschichten (41–46) sind abwechselnd aufeinanderfolgend angeordnet, so dass zwischen den ersten Teilschichten (31–36) eines jeden ersten Paares, das sich aus den ersten Teilschichten (31–36) bilden lässt, wenigstens eine der zweiten Teilschichten (41–46) angeordnet ist, und dass zwischen den zweiten Teilschichten (41–46) eines jeden zweiten Paares, das sich aus den zweiten Teilschichten (41–46) bilden lässt, wenigstens eine der ersten Teilschichten (31–36) angeordnet ist. Eine jede der ersten Teilschichten (31–36) weist ein Legierungsmetall auf oder aus besteht aus einem Legierungsmetall, jede der zweiten Teilschichten (41–46) weist ein Lot auf oder besteht aus einem Lot, das mit dem Legierungsmetall einer an die betreffende zweite Teilschicht (41–46) angrenzenden ersten Teilschicht (31–36) eine intermetallische Phase ausbilden kann. Beim Verlöten des Halbleiterchips (1') mit einer Metallisierung (21) werden die zweiten Teilschichten (41–46) aufgeschmolzen, wodurch ein in den ersten Teilschichten (31–36) enthaltenes Legierungsmetall in die angrenzenden zweiten Teilschichten (41–46) eindiffundieren und nach dem Erstarren der Schmelze zur Ausbildung einer intermetallischen Phase beitragen kann.

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