公开(公告)号：JP2008104157A

公开(公告)日：2008-05-01

申请号：JP2007216703

申请日：2007-08-23

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： COWLEY NICK ,  SAWYER DAVID ALBERT ,  ALI ISAAC

IPC: H04B1/26 ,  H04L27/22 ,  H04L27/38

CPC classification number: H03D3/007

Abstract: PROBLEM TO BE SOLVED: To provide a multi-standard tuner capable of semiconductor integration. SOLUTION: A zero intermediate frequency (ZIF) conversion technique may be combined with digitally-controlled selectivity filtering and digital signal processor (DSP)-based signal impairment processing, to yield multi-standard tuner capable of semiconductor integration. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供能够进行半导体集成的多标准调谐器。 解决方案：零中频（ZIF）转换技术可以与数字控制的选择性滤波和基于数字信号处理器（DSP）的信号损伤处理相结合，以产生能够进行半导体集成的多标准调谐器。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP2007060669A

公开(公告)日：2007-03-08

申请号：JP2006226457

申请日：2006-08-23

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： SAWYER DAVID ALBERT ,  COWLEY NICHOLAS PAUL ,  ALI ISAAC

IPC: H03K5/13 ,  G11B20/10 ,  H03K5/00 ,  H03K5/04 ,  H03K5/135 ,  H03K5/15 ,  H03K5/156 ,  H03L7/081 ,  H03L7/18 ,  H04B1/26

CPC classification number: H03K5/135 ,  H03K5/133 ,  H03K5/15 ,  H03K5/1565 ,  H03K2005/00286 ,  H03L7/18

Abstract: PROBLEM TO BE SOLVED: To provide a pulse generator capable of enhancing phase balancing or the like of a frequency converter. SOLUTION: The pulse generator comprises an oscillator 3 and a selecting arrangement for selecting how many of a first group 13 of delay elements are connected in series for delaying an IF clock of the pulse generator. Identical delay elements 26 receiving the IF clock in inputs are connected in series to form a second group. A measuring circuit 27 repeatedly measures the delay provided by the second group, for example providing output pulses IP whose pulse width IPD is equal to the delay. Reference pulse generators 29, 30 generate a series of reference pulses RP, each of which has a duration equal with a fraction of the IF clock period. A charge pump/integrator 28 compares the measurement and reference pulses to generate an error signal that is fed back to timing delay control inputs of all the delay elements such that the widths of the measurement and reference pulses are made equal to each other. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供能够增强变频器的相位平衡等的脉冲发生器。 解决方案：脉冲发生器包括振荡器3和选择装置，用于选择延迟元件的第一组13中有多少串联连接以延迟脉冲发生器的IF时钟。 在输入中接收IF时钟的相同延迟元件26串联连接以形成第二组。 测量电路27重复测量由第二组提供的延迟，例如提供脉冲宽度IPD等于延迟的输出脉冲IP。 参考脉冲发生器29,30产生一系列参考脉冲RP，每个参考脉冲具有等于IF时钟周期的一部分的持续时间。 电荷泵/积分器28比较测量和参考脉冲以产生反馈到所有延迟元件的定时延迟控制输入的误差信号，使得测量和参考脉冲的宽度彼此相等。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：WO2011037751A3

公开(公告)日：2011-07-21

申请号：PCT/US2010048219

申请日：2010-09-09

Applicant: INTEL CORP ,  COWLEY NICK P ,  GOLDMAN RICHARD J ,  ALI ISAAC

Inventor： COWLEY NICK P ,  GOLDMAN RICHARD J ,  ALI ISAAC

IPC: H04N5/44 ,  H04B17/40 ,  H04N7/12

CPC classification number: H04N5/50 ,  H04N21/4263 ,  H04N21/434 ,  H04N21/482

Abstract: In accordance with various aspects of the disclosure, a method and apparatus for receiving multiple channels from a broadcast source and interfacing to multiple demodulators within a common silicon implementation is disclosed. A receiver apparatus is disclosed that may aggregate multiple channels output by multiple tuners into at least one composite signal. The at least one composite signal may be passed to a single ADC. The channels may then be extracted from the at least one composite signal in the digital domain prior to demodulation in separate demodulators.

Abstract translation: 根据本公开的各个方面，公开了一种从广播源接收多个信道并与公共硅实现中的多个解调器接口的方法和装置。 公开了一种接收机装置，其可以将由多个调谐器输出的多个信道聚合成至少一个复合信号。 该至少一个复合信号可以被传递到单个ADC。 然后可以在分离的解调器中解调之前，从数字域中的至少一个复合信号中提取信道。

公开(公告)号：WO2011005345A3

公开(公告)日：2011-03-31

申请号：PCT/US2010031680

申请日：2010-04-20

Applicant: INTEL CORP ,  COWLEY NICHOLAS ,  ALI ISAAC ,  STEEPER TERRY ,  MARTIN ALAN J ,  GRUSZKA DAMIAN ,  JOHNSON ANDREW

Inventor： COWLEY NICHOLAS ,  ALI ISAAC ,  STEEPER TERRY ,  MARTIN ALAN J ,  GRUSZKA DAMIAN ,  JOHNSON ANDREW

IPC: H04N5/50 ,  H04B1/06

CPC classification number: H03J1/0083 ,  H04B1/005 ,  H04B15/00 ,  H04B2215/065

Abstract: Embodiments of systems and methods for implementing multi-channel tuners are generally described herein. Other embodiments may be described and claimed.

Abstract translation: 用于实现多通道调谐器的系统和方法的实施例在此通常被描述。 可以描述和要求保护其他实施例。

公开(公告)号：DE102013109688B4

公开(公告)日：2015-10-29

申请号：DE102013109688

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC

IPC: H03M1/68

Abstract: Verfahren, umfassend: – Verteilen einer Sequenz von Mengen von Bit an Eingänge von N Digital-Analog-Umsetzern (1112, 1114, ..., 1120), wobei N eine natürliche Zahl größer 2 ist; – Umsetzen der Menge von Bit aus einer digitalen Darstellung eines Signalsegments durch einen jeweiligen Digital-Analog-Umsetzer (1112, 1114, ..., 1120), um ein jeweiliges Analogsignalsegment (Seg 1, Seg 2, ..., Seg N) auszugeben; und – Verschachteln der jeweiligen Analogsignalsegmente (Seg 1, Seg 2, ..., Seg N)in der Sequenz auf einen gemeinsamen verschachtelten Ausgang (1140), um ein Analogsignal zu erzeugen, wobei das jeweilige Analogsignalsegment (Seg 1, Seg 2, ..., Seg N) für eine Abtastperiode (FSAMPLE-TAKT) auf den gemeinsamen verschachtelten Ausgang (1140) angelegt wird und N – 1 Abtastperioden (FSAMPLE-TAKT) Zeit hat, um sich einzuschwingen.

公开(公告)号：DE102013109688A1

公开(公告)日：2014-04-03

申请号：DE102013109688

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC

IPC: H03M1/68

Abstract: Ausführungsformen können Logik wie etwa Hardware und/oder Code zur schnellen Digital-Analog-Umsetzung von Signalen umfassen. Viele Ausführungsformen umfassen einen Demultiplexer zum Verteilen von Mengen von Bit an Digital-Analog-Umsetzer, wobei die Digital-Analog-Umsetzer die Mengen von Bit empfangen sollen und gleichzeitig arbeiten, um die Mengen von Bit aus digitalen Darstellungen von Signalsegmenten in Ausgangsanalogsignalsegmente umzusetzen, und einen Verschachteler zum Verschachteln der Analogsignalsegmente aus jedem Digital-Analog-Umsetzer in der Sequenz, um ein Analogsignal zu erzeugen. Bei vielen Ausführungsformen ist der Verschachteler dafür ausgelegt, die Analogsignalsegmente durch Latchen von Beträgen jedes der Analogsignalsegmente auf einen verschachtelten Ausgang in der Nähe von Enden von Taktzyklen zu verschachteln, um Nichtlinearitäten in den Beträgen jedes der Analogsignalsegmente zu dämpfen, wenn die Beträge ausgegeben werden.

公开(公告)号：AT386366T

公开(公告)日：2008-03-15

申请号：AT06118441

申请日：2006-08-04

Applicant: INTEL CORP

Inventor： SAWYER DAVID ALBERT ,  COWLEY NICHOLAS PAUL ,  ALI ISAAC

IPC: H03K5/13 ,  H03K5/00 ,  H03K5/135 ,  H03K5/15 ,  H03K5/156 ,  H03L7/081 ,  H03L7/18

Abstract: A pulse generator is provided for generating pulses with a selectable variable width and/or delay. The pulse generator comprises an oscillator (3) and a selecting arrangement for selecting how many of a first group (13) of delay elements are connected in series for delaying the oscillator signal (IF clock). Identical delay elements (26) are connected in series to form a second group, whose input receives the oscillator signal (IF clock). A measuring circuit (27) repeatedly measures the delay provided by the second group, for example providing output pulses (IP) whose width or duration (IPD) is equal to the delay. A reference pulse generator (29,30) generates a series of reference pulses (RP), each of which is of a predetermined duration equal to a fraction of the oscillator signal (IF clock) period. A control circuit, such as a charge pump and integrator (28), compares the measurement pulses (IP) and the reference pulses (RP) to generate an error signal which is fed back to timing delay control inputs of all of the delay elements such that the widths of the measurement and reference pulses (IP,RP) are made substantially equal to each other.

公开(公告)号：EP2119018A4

公开(公告)日：2013-10-23

申请号：EP07868866

申请日：2007-11-27

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS ,  SAWYER DAVID ,  ALI ISAAC

IPC: H04B1/10 ,  H03G3/30 ,  H04B7/24

CPC classification number: H04B1/109 ,  H03G3/3052

公开(公告)号：SG175941A1

公开(公告)日：2011-12-29

申请号：SG2011082070

申请日：2010-04-20

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS ,  ALI ISAAC ,  STEEPER TERRY ,  MARTIN ALAN J ,  GRUSZKA DAMIAN ,  JOHNSON ANDREW

Abstract: Embodiments of systems and methods for implementing multi-channel tuners are generally described herein. Other embodiments may be described and claimed.

公开(公告)号：DE102013109683B4

公开(公告)日：2017-10-05

申请号：DE102013109683

申请日：2013-09-05

Applicant: INTEL CORP

Inventor： COWLEY NICHOLAS P ,  ALI ISAAC ,  PINSON KEITH ,  SUETINOV VIACHESLAV I

IPC: H03M1/38

Abstract: Verfahren, wobei das Verfahren Folgendes umfasst: Schalten eines Analog-Digital-Umsetzers mit Register der sukzessiven Approximation aus einem Umsetzungsmodus, um ein Eingangssignal des Analog-Digital-Umsetzers mit Register der sukzessiven Approximation während eines Abtastmodus mit einer Kapazität eines Digital-Analog-Umsetzers zu koppeln, um die Kapazität des Digital-Analog-Umsetzers im Abtastmodus aufzuladen; Koppeln eines Eingangs eines Komparators mit einer Abtastmodus-Referenzspannung durch eine Auswahllogik für eine Dauer des Abtastmodus, wobei die Abtastmodus-Referenzspannung eine Schwellenspannung für die Spannung einer Ladung auf der Kapazität des Digital-Analog-Umsetzers am Eingang des Komparators umfasst; Vergleichen einer Spannung der Ladung auf der Kapazität des Digital-Analog-Umsetzers mit der Abtastmodus-Referenzspannung während des Abtastmodus, um zu bestimmen, ob die Spannung der Ladung auf der Kapazität größer oder kleiner als die Schwellenspannung ist; und Ausgeben eines digitalen Komparatorsignals während des Abtastmodus auf der Basis des Vergleichens der Spannung der Ladung auf der Kapazität des Digital-Analog-Umsetzers mit der Abtastmodus-Referenzspannung.