公开(公告)号：CA2388740A1

公开(公告)日：2001-03-08

申请号：CA2388740

申请日：2000-08-18

Applicant: INTEL CORP

Inventor： WOLRICH GILBERT ,  BURRES BRADLEY ,  ADILETTA MATTHEW J ,  WHEELER WILLIAM

IPC: G06F13/16 ,  G06F9/46

Abstract: A parallel hardware-based multithreaded processor is described. The processo r includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory referenc es are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.

公开(公告)号：CA2388740C

公开(公告)日：2006-05-30

申请号：CA2388740

申请日：2000-08-18

Applicant: INTEL CORP

Inventor： WHEELER WILLIAM ,  ADILETTA MATTHEW J ,  WOLRICH GILBERT ,  BURRES BRADLEY

IPC: G06F13/16 ,  G06F9/46

Abstract: A parallel hardware-based multithreaded processor is described. The processo r includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory referenc es are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.

公开(公告)号：HK1049899A1

公开(公告)日：2003-05-30

申请号：HK03102075

申请日：2003-03-21

Applicant: INTEL CORP

Inventor： MATTHEW ADILETTA J ,  WHEELER WILLIAM ,  WOLRICH GILBERT ,  BURRES BRADLEY

IPC: G06F20060101 ,  G06F13/16

Abstract: A parallel hardware-based multithreaded processor is described. The processor includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory references are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.

公开(公告)号：DK1214661T3

公开(公告)日：2004-07-12

申请号：DK00954141

申请日：2000-08-18

Applicant: INTEL CORP

Inventor： ADILETTA MATTHEW J ,  WHEELER WILLIAM ,  WOLRICH GILBERT ,  BURRES BRADLEY

IPC: G06F13/16 ,  G06F9/46

Abstract: A parallel hardware-based multithreaded processor is described. The processor includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory references are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.

公开(公告)号：DE60009102D1

公开(公告)日：2004-04-22

申请号：DE60009102

申请日：2000-08-18

Applicant: INTEL CORP

Inventor： ADILETTA J ,  WHEELER WILLIAM ,  WOLRICH GILBERT ,  BURRES BRADLEY

IPC: G06F13/16 ,  G06F9/46

Abstract: A parallel hardware-based multithreaded processor is described. The processor includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory references are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.

公开(公告)号：DE102023134839A1

公开(公告)日：2025-01-02

申请号：DE102023134839

申请日：2023-12-12

Applicant: INTEL CORP

Inventor： BURRES BRADLEY ,  ANDERSON DAVID ,  KUMAR DINESH ,  WILLIS THOMAS E ,  BAR BRACHA VERED ,  JOHNSON SALMA MIRZA ,  BOHRER DROR ,  IBANEZ STEPHEN

IPC: G06F15/163 ,  G06F13/28 ,  H04L47/125 ,  H04L67/1004

Abstract: Es werden Systeme, Vorrichtungen, Fertigungsartikel und Verfahren für eine Fernverarbeitungsbeschleunigungsengine offenbart. Offenbart wird eine Infrastrukturverarbeitungseinheit (IPU), umfassend einen Offload-Engine-Treiber zum Zugreifen auf einen Remote Procedure Call (RPC) von einer Geschäftslogik-Schaltungsanordnung, Netzwerkschnittstellenschaltungsanordnung, und RPC-Offload-Schaltungsanordnung zum Auswählen eines Ziels zur Durchführung einer dem RPC-Aufruf zugeordneten Operation, wobei das Ziel basierend auf einer Fähigkeit des Ziels ausgewählt wird, die Operation unter Verwendung von entferntem Direktzugriffsspeicher (RDMA) durchzuführen, und Veranlassen einer Kommunikation der Operation an das Ziel über die Netzwerkschnittstellenschaltungsanordnung.

公开(公告)号：DE102020127924A1

公开(公告)日：2021-06-02

申请号：DE102020127924

申请日：2020-10-23

Applicant: INTEL CORP

Inventor： SEN SUJOY ,  BURRES BRADLEY ,  RANGANATHAN NARAYAN ,  BALLE SUSANNE

IPC: G06F13/28 ,  G06F13/16

Abstract: Einige Beispiele stellen eine Art eines Speichertransaktionsanforderers bereit, ein Ziel zu konfigurieren, um eine Speicheradresse als eine nicht-lokale oder nicht-gemeinschaftlich verwendete Adresse zu erkennen. Ein Vermittler zwischen dem Anforderer und dem Ziel konfiguriert eine Steuerebenenschicht des Ziels, um zu erkennen, dass eine Speichertransaktion, die die Speicheradresse umfasst, unter Verwendung einer Direktspeicherzugriffsoperation ausgeführt werden soll. Der Vermittler ist mit dem Anforderer als eine lokale Vorrichtung oder ein Prozess verbunden. Nach einer Konfiguration verursacht eine Speichertransaktion, die dem Ziel mit der konfigurierten Speicheradresse bereitgestellt ist, dass das Ziel eine Verwendung der zugeordneten Direktspeicherzugriffsoperation aufruft, um einen Inhalt abzurufen, der der Speicheradresse zugeordnet ist, oder Inhalt unter Verwendung einer Direktspeicherzugriffsoperation zu schreiben.

公开(公告)号：DE102018212479A1

公开(公告)日：2019-02-28

申请号：DE102018212479

申请日：2018-07-26

Applicant: INTEL CORP

Inventor： BURRES BRADLEY ,  WILLIS THOMAS ,  KUMAR AMIT

IPC: G06F9/50 ,  H04L45/28 ,  H04L49/111

Abstract: Technologien zum Verarbeiten von Netzwerkpaketen durch eine Host-Schnittstelle eines Netzwerkschnittstellen-Controllers (NIC) einer Computervorrichtung. Die Host-Schnittstelle ist dafür konfiguriert, durch eine Symmetric Multi-Purpose (SMP)-Anordnung der Host-Schnittstelle eine Nachricht aus einer Nachrichtenwarteschlange der Host-Schnittstelle abzurufen und durch einen Prozessorkern von mehreren Prozessorkernen der SMP-Anordnung die Nachricht zu verarbeiten, um eine Operation mit langer Latenz zu identifizieren, die an mindestens einem Abschnitt eines Netzwerkpaketes, das mit der Nachricht verknüpft ist, ausgeführt werden soll. Die Host-Schnittstelle ist des Weiteren dafür konfiguriert, eine andere Nachricht zu generieren, die einen Hinweis auf die identifizierte Operation mit langer Latenz sowie einen nächsten Schritt enthält, der nach Vollendung ausgeführt werden soll. Zusätzlich ist die Host-Schnittstelle dafür konfiguriert, die andere Nachricht zu einem entsprechenden Hardwareeinheiten-Disponierer als eine Funktion der anschließenden auszuführenden Operation mit langer Latenz zu senden. Weitere Ausführungsformen werden im vorliegenden Text beschrieben.

公开(公告)号：DE102018006890A1

公开(公告)日：2018-12-06

申请号：DE102018006890

申请日：2018-08-30

Applicant: INTEL CORP

Inventor： BURRES BRADLEY ,  NIELL JOSE ,  GRAVEL ALAIN ,  MCSHANE ERIK ,  SUNDAR NARU

IPC: G06F13/38 ,  H04L47/20

Abstract: Technologien zur Verarbeitung von Netzpaketen durch einen Netzwerk-Schnittstellenkontroller (NIC) einer Rechenvorrichtung weisen eine Netzwerk-Schnittstelle, einen Paketprozessor und eine Kontrollervorrichtung des NIC auf, die jeweils kommunizierend mit einer Speicherstruktur des NIC gekoppelt sind. Der Paketprozessor ist dafür ausgelegt, eine Ereignisnachricht von der Speicherstruktur zu empfangen und eine Nachricht an die Kontrollervorrichtung zu übertragen, wobei die Nachricht anzeigt, dass das Netzpaket empfangen worden ist und den Speicherstrukturplatzzeiger aufweist. Die Kontrollervorrichtung ist dafür ausgelegt, zumindest einen Teil des empfangenen Netzpakets aus der Speicherstruktur abzurufen, einen eingehenden Deskriptor zu schreiben, der von einem oder mehreren On-Chip-Kernen des NIC verwendbar ist, um eine Operation an dem abgerufenen Teil auszuführen, und das Netzpaket in Abhängigkeit von einem abgehenden Deskriptor, der von den On-Chip-Kernen nach Ausführen der Operation geschrieben worden ist, umzustrukturieren. Hier werden auch andere Ausführungsformen beschrieben.

公开(公告)号：AT262197T

公开(公告)日：2004-04-15

申请号：AT00954141

申请日：2000-08-18

Applicant: INTEL CORP

Inventor： ADILETTA MATTHEW J ,  WHEELER WILLIAM ,  WOLRICH GILBERT ,  BURRES BRADLEY

IPC: G06F13/16 ,  G06F9/46

Abstract: A parallel hardware-based multithreaded processor is described. The processor includes a general purpose processor that coordinates system functions and a plurality of microengines that support multiple hardware threads. The processor also includes a memory control system that has a first memory controller that sorts memory references based on whether the memory references are directed to an even bank or an odd bank of memory and a second memory controller that optimizes memory references based upon whether the memory references are read references or write references.