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    PROVIDING SNOOP FILTERING ASSOCIATED WITH A DATA BUFFER
    1.
    发明公开
    PROVIDING SNOOP FILTERING ASSOCIATED WITH A DATA BUFFER 审中-公开
    BEREITSTELLUNG VON SNOOP-FILTERUNG IM ZUSAMMENHANG MIT EINEM DATENPUFFER

    公开(公告)号：EP2972909A4

    公开(公告)日：2016-12-14

    申请号：EP13878003

    申请日：2013-03-15

    Applicant: INTEL CORP

    Inventor： NIELL JOSE S ,  CUTTER DANIEL F ,  ALLEN JAMES D ,  LIMAYE DEEPAK ,  KHASAWNEH SHADI T

    IPC: G06F13/14 ,  G06F12/00

    CPC classification number: G06F12/0831 ,  G06F12/1027 ,  Y02B60/1225 ,  Y02D10/13

    Abstract: In one embodiment, a conflict detection logic is configured to receive a plurality of memory requests from an arbiter of a coherent fabric of a system on a chip (SoC). The conflict detection logic includes snoop filter logic to downgrade a first snooped memory request for a first address to an unsnooped memory request when an indicator associated with the first address indicates that the coherent fabric has control of the first address. Other embodiments are described and claimed.

    Abstract translation: 在一个实施例中，冲突检测逻辑被配置为从芯片上的系统的相干结构（SoC）的仲裁器接收多个存储器请求。 当与第一地址相关联的指示符指示相干结构具有对第一地址的控制时，冲突检测逻辑包括窥探过滤器逻辑，以将第一地址的第一被窥探存储器请求降级到未播放的存储器请求。 描述和要求保护其他实施例。

    Bereitstellung Snoop-Filterung zugeordnet mit einem Datenpuffer
    2.
    发明专利
    Bereitstellung Snoop-Filterung zugeordnet mit einem Datenpuffer 未知

    公开(公告)号：DE112013001361T5

    公开(公告)日：2014-11-27

    申请号：DE112013001361

    申请日：2013-03-15

    Applicant: INTEL CORP

    Inventor： NIELL JOSE S ,  CUTTER DANIEL F ,  ALLEN JAMES D ,  LIMAYE DEEPAK ,  KHASAWNEH SHADI T

    IPC: G06F13/14 ,  G06F12/00

    Abstract: In einer Ausführungsform wird eine Konflikterkennungslogik konfiguriert, um eine Vielzahl von Speicheranforderungen von einem Schiedsrichter einer kohärenten Gewebe eines Systems auf einem Chip (SoC) zu erhalten. Der Konflikt-Erkennungslogik umfasst die Snoop-Filter-Logik, um eine erste erschnüffelte Speicheranforderung für eine erste Adresse in eine nicht erschnüffelte Speicheranforderung herabzustufen, wenn eine Anzeige zugeordnet mit der ersten Adresse zeigt, dass die zusammenhängenden Gewebe Steuerung der ersten Adresse hat. Andere Ausführungsformen sind beschrieben und beansprucht.

    Aparatos y métodos para una arquitectura de procesador
    4.
    发明专利
    Aparatos y métodos para una arquitectura de procesador 未知

    公开(公告)号：ES2895266T3

    公开(公告)日：2022-02-18

    申请号：ES16923787

    申请日：2016-12-12

    Applicant: INTEL CORP

    Inventor： BRANDT JASON W ,  CHAPPELL ROBERT S ,  CORBAL JESUS ,  GROCHOWSKI EDWARD T ,  GUNTHER STEPHEN H ,  GUY BUFORD M ,  HUFF THOMAS R ,  HUGHES CHRISTOPHER J ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SINGHAL RONAK ,  SOTOUDEH SEYED YAHYA ,  TOLL BRET L ,  RAPPOPORT LIHU ,  PAPWORTH DAVID ,  ALLEN JAMES D

    IPC: G06F12/0808 ,  G06F12/0817 ,  G06F12/0831

    Abstract: Un procesador que comprende: un descodificador (140, 314) para descodificar una instrucción para configurar una línea de memoria caché para indicar todo ceros; una unidad de ejecución (162), acoplada al descodificador y en respuesta a la descodificación de la instrucción, para emitir una orden de escritura para iniciar una escritura de ceros de tamaño de línea de memoria caché en una dirección de memoria; una memoria caché coherente (3904), acoplada a la unidad de ejecución, para recibir la orden de escritura, para determinar si hay un acierto en la memoria caché coherente en respuesta a la orden de escritura, para determinar si un estado de protocolo de coherencia de memoria caché (4065) de la línea de memoria caché (4070) acertada es un estado modificado o un estado exclusivo, para configurar una línea de memoria caché para indicar todo ceros cuando el estado de protocolo de coherencia de memoria caché es el estado modificado o el estado exclusivo, y para emitir la orden de escritura hacia una interconexión (3920) cuando hay una recepción de respuesta a fallo a la orden de escritura; el procesador comprende además la interconexión, en donde la interconexión, en respuesta a la recepción de la orden de escritura, está configurada para emitir un sondeo a cada una de una pluralidad de otras memorias caché coherentes para las que se ha de determinar si hay un acierto, en donde la interconexión, o la unidad de ejecución en respuesta a un mensaje desde la interconexión, está configurada para hacer que una línea de memoria caché en una de las memorias caché coherentes indique todo ceros cuando la orden de escritura y el sondeo no hicieron que se realizara la escritura de ceros de tamaño de línea de memoria caché.

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