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    POOLED MEMORY ADDRESS TRANSLATION
    2.
    发明申请
    POOLED MEMORY ADDRESS TRANSLATION 审中-公开
    重放存储器地址翻译

    公开(公告)号：WO2016160200A8

    公开(公告)日：2016-11-03

    申请号：PCT/US2016019685

    申请日：2016-02-26

    Applicant: INTEL CORP

    Inventor： DAS SHARMA DEBENDRA

    IPC: G06F12/10 ,  G06F15/173

    CPC classification number: G06F13/404 ,  G06F12/1072 ,  G06F13/4022 ,  G06F13/4282 ,  G06F2212/1024 ,  G06F2212/1048

    Abstract: A shared memory controller receives, from a computing node, a request associated with a memory transaction involving a particular line in a memory pool. The request includes a node address according to an address map of the computing node. An address translation structure is used to translate the first address into a corresponding second address according to a global address map for the memory pool, and the shared memory controller determines that a particular one of a plurality of shared memory controllers is associated with the second address in the global address map and causes the particular shared memory controller to handle the request.

    Abstract translation: 共享存储器控制器从计算节点接收与涉及存储器池中的特定行的存储器事务相关联的请求。 请求包括根据计算节点的地址映射的节点地址。 地址转换结构用于根据存储器池的全局地址映射将第一地址转换为对应的第二地址，并且共享存储器控制器确定多个共享存储器控制器中的特定一个与第二地址相关联 在全局地址映射中，并使特定的共享内存控制器处理该请求。

    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE
    4.
    发明申请
    IMPLEMENTING QUICKPATH INTERCONNECT PROTOCOL OVER A PCIe INTERFACE 审中-公开
    通过PCIe接口实现快速互连协议

    公开(公告)号：WO2012040648A3

    公开(公告)日：2012-06-28

    申请号：PCT/US2011053128

    申请日：2011-09-23

    Applicant: INTEL CORP ,  SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    Inventor： SAFRANEK ROBERT J ,  DAS SHARMA DEBENDRA ,  SRINIVASA GANAPATI N

    IPC: H04L29/06 ,  G06F13/14 ,  H04L29/10

    CPC classification number: G06F12/0835

    Abstract: Methods and apparatus for implementing the Intel QuickPath Interconnect® (QPI) protocol over a PCIe interface. The upper layers of the QPI protocol are implemented over a physical layer of the PCIe interface via use of QPI data bit mappings onto corresponding PCIe x16, x8, and x4 lane configurations. A QPI link layer to PCIe physical layer interface is employed to abstract the QPI link, routing, and protocol layers from the underlying PCIe physical layer (and corresponding PCIe interface circuitry), enabling QPI protocol messages to be employed over PCIe hardware. Thus, QPI functionality, such as support for coherent memory transactions, may be implemented over PCIe interface circuitry.

    Abstract translation: 通过PCIe接口实现英特尔®QuickPathInterconnect®（QPI）协议的方法和设备。 通过使用QPI数据位映射到相应的PCIe x16，x8和x4通道配置，QPI协议的上层通过PCIe接口的物理层实现。 采用QPI链路层到PCIe物理层接口从底层PCIe物理层（和相应的PCIe接口电路）抽取QPI链路，路由和协议层，从而使QPI协议消息能够在PCIe硬件上采用。 因此，诸如支持相干存储器事务的QPI功能可以通过PCIe接口电路来实现。

    Sequenz zur Aushandlung und Aktivierung von Flexbus-Protokollen
    7.
    发明专利
    Sequenz zur Aushandlung und Aktivierung von Flexbus-Protokollen 未知

    公开(公告)号：DE102019108376A1

    公开(公告)日：2019-11-07

    申请号：DE102019108376

    申请日：2019-04-01

    Applicant: INTEL CORP

    Inventor： DAS SHARMA DEBENDRA ,  JEN MICHELLE C ,  BHARADWAJ PRAHLADACHAR JAYAPRAKASH ,  TENNANT BRUCE A ,  WAGH MAHESH

    IPC: G06F13/42 ,  G06F13/38

    Abstract: Systeme, Verfahren und Geräte können ein Hostgerät umfassen, das einen Stammkomplex, einen Link und einen Interconnect-Protokollstapel gekoppelt mit einem Bus-Link umfasst. Der Interconnect-Protokollstapel kann Multiplex-Logik zum Auswählen eines von einem PCIe (Peripheral Component Interconnect Express)-Modus der höheren Schichten oder einem Beschleuniger-Link-Protokoll-Modus der höheren Schichten, wobei der PCIe-Modus der höheren Schichten oder der Beschleuniger-Link-Protokoll-Modus der höheren Schichten zum Kommunizieren über den Link ist, und Bitübertragungsschichtlogik zum Bestimmen eines oder mehrerer Merkmale niedriger Latenz umfassen, die mit einem oder beiden des PCIe-Modus der höheren Schichten oder des Beschleuniger-Link-Protokoll-Modus der höheren Schichten assoziiert sind.

    VORCODIERMECHANISMUS IN PCI-EXPRESS
    8.
    发明专利
    VORCODIERMECHANISMUS IN PCI-EXPRESS 未知

    公开(公告)号：DE102019103736A1

    公开(公告)日：2019-10-17

    申请号：DE102019103736

    申请日：2019-02-14

    Applicant: INTEL CORP

    Inventor： DAS SHARMA DEBENDRA

    IPC: G06F13/38

    Abstract: In Ausführungsformen weist eine Einrichtung für serielle Kommunikation einen Sendeempfänger zum Empfangen einer Vorcodierungsanforderung von einem Downlink-Empfänger über eine serielle Kommunikationsverbindung und zum Senden von Datenbits an den Downlink-Empfänger über die serielle Kommunikationsverbindung auf. In Ausführungsformen weist die Einrichtung ferner einen Vorcodierer auf, der mit dem Sendeempfänger gekoppelt ist, zum Empfangen verwürfelter Datenbits einer Teilmenge der zu sendenden Datenbits von einem gekoppelten Verwürfler und, in Reaktion auf die Anforderung vom Downlink-Empfänger, Vorcodieren der verwürfelten Datenbits sowie zum Ausgeben der vorcodierten, verwürfelten Datenbits an den Sendeempfänger zur Übertragung an den Downlink-Empfänger über die serielle Kommunikationsverbindung zusammen mit anderen, unverwürfelten Datenbits.

    Erweiterung einer Mehrchipbaugruppenverbindung außerhalb der Baugruppe
    9.
    发明专利
    Erweiterung einer Mehrchipbaugruppenverbindung außerhalb der Baugruppe 未知

    公开(公告)号：DE112015006944T5

    公开(公告)日：2018-06-21

    申请号：DE112015006944

    申请日：2015-09-25

    Applicant: INTEL CORP

    Inventor： DAS SHARMA DEBENDRA ,  WU ZUOGUO ,  WAGH MAHESH ,  MAZUMDER MOHIUDDIN M ,  IYER VENKATRAMAN ,  MORRISS JEFF C

    IPC: G06F13/14 ,  G06F13/42

    Abstract: Es wird eine Zwischenverbindungsschnittstelle bereitgestellt, um eine Kommunikation mit einer Vorrichtung außerhalb einer Baugruppe über eine Verbindung mit mehreren Bahnen zu ermöglichen. Die Logik der Zwischenverbindungsschnittstelle umfasst eine Empfängerlogik, um ein Gültig-Signal von der Vorrichtung außerhalb der Baugruppe auf einer zweckgebundenen Gültig-Bahn der Verbindung zu empfangen, das anzeigt, dass Daten auf mehreren zweckgebundenen Datenbahnen in den mehreren Bahnen ankommen sollen, die Daten auf den Datenbahnen von der Vorrichtung außerhalb der Baugruppe zu empfangen, die auf der Basis der Ankunft des Gültig-Signals abgetastet werden, und ein Stromsignal von der Vorrichtung außerhalb der Baugruppe auf einer zweckgebundenen Strombahn in den mehreren Bahnen zu empfangen. Das Stromsignal entspricht den Daten und zeigt einen speziellen Datentyp der Daten an. Der spezielle Datentyp kann einer von mehreren verschiedenen Datentypen sein, die auf den mehreren Datenbahnen der Verbindung empfangen werden können.

    INTERCONNECT RETIMER ENHANCEMENTS
    10.
    发明公开
    INTERCONNECT RETIMER ENHANCEMENTS 审中-公开

    公开(公告)号：EP3087403A4

    公开(公告)日：2017-10-18

    申请号：EP13900111

    申请日：2013-12-26

    Applicant: INTEL CORP

    Inventor： FROELICH DANIEL S ,  DAS SHARMA DEBENDRA

    IPC: G01R31/28 ,  G06F11/22

    CPC classification number: G01R31/31703 ,  G01R31/31725 ,  G01R31/3177 ,  G06F11/221 ,  H04B3/46

    Abstract: A test mode signal is generated to include a test pattern and an error reporting sequence. The test mode signal is sent on link that includes one or more extension devices and two or more sublinks. The test mode signal is to be sent on a particular one of the sublinks and is to be used by a receiving device to identify errors on the particular sublink. The error reporting sequence is to be encoded with error information to describe error status of sublinks in the plurality of sublinks.

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