公开(公告)号：DE102024120736A1

公开(公告)日：2025-02-27

申请号：DE102024120736

申请日：2024-07-22

Applicant: INTEL CORP

Inventor： PARRA OSORIO JORGE EDUARDO ,  CHEN JIASHENG ,  PAL SUPRATIM ,  RANGANATHAN VASANTH ,  LUEH GUEI-YUAN ,  VALERIO JAMES ,  GOLCONDA PRADEEP ,  SCHWARTZ BRENT ,  FU FANGWEN ,  GANAPATHY SABAREESH ,  CADAY PETER ,  CHEN WEI-YU ,  CHEN PO-YU ,  BAUER TIMOTHY ,  KAZAKOV MAXIM ,  GAMBARIN STANLEY ,  PANDYA SAMIR

IPC: G06F9/38 ,  G06T1/20

Abstract: Hier ist ein Grafikprozessor beschrieben, der eine erste Schaltungsanordnung umfasst, die dazu ausgelegt ist, eine decodierte Anweisung auszuführen, und eine zweite Schaltungsanordnung, die dazu ausgelegt ist, eine Anweisung in die decodierte Anweisung zu decodieren. Die zweite Schaltungsanordnung ist dazu ausgelegt, eine Anzahl von Registern innerhalb einer Registerdatei zu bestimmen, die für einen Thread der Verarbeitungsressource verfügbar sind, und die Anweisung basierend auf dieser Anzahl von Registern zu decodieren.