公开(公告)号：DE102024120736A1

公开(公告)日：2025-02-27

申请号：DE102024120736

申请日：2024-07-22

Applicant: INTEL CORP

Inventor： PARRA OSORIO JORGE EDUARDO ,  CHEN JIASHENG ,  PAL SUPRATIM ,  RANGANATHAN VASANTH ,  LUEH GUEI-YUAN ,  VALERIO JAMES ,  GOLCONDA PRADEEP ,  SCHWARTZ BRENT ,  FU FANGWEN ,  GANAPATHY SABAREESH ,  CADAY PETER ,  CHEN WEI-YU ,  CHEN PO-YU ,  BAUER TIMOTHY ,  KAZAKOV MAXIM ,  GAMBARIN STANLEY ,  PANDYA SAMIR

IPC: G06F9/38 ,  G06T1/20

Abstract: Hier ist ein Grafikprozessor beschrieben, der eine erste Schaltungsanordnung umfasst, die dazu ausgelegt ist, eine decodierte Anweisung auszuführen, und eine zweite Schaltungsanordnung, die dazu ausgelegt ist, eine Anweisung in die decodierte Anweisung zu decodieren. Die zweite Schaltungsanordnung ist dazu ausgelegt, eine Anzahl von Registern innerhalb einer Registerdatei zu bestimmen, die für einen Thread der Verarbeitungsressource verfügbar sind, und die Anweisung basierend auf dieser Anzahl von Registern zu decodieren.

公开(公告)号：DE102019108051A1

公开(公告)日：2019-10-24

申请号：DE102019108051

申请日：2019-03-28

Applicant: INTEL CORP

Inventor： VALERIO JAMES ,  ASHBAUGH BEN ,  RAMANI PRADEEP ,  DAVID REBECCA ,  GANAPATHY SABAREESH ,  HASHEMI HASHEM

IPC: G06T1/20

Abstract: Hierin beschriebene Ausführungsformen stellen Techniken bereit, um eine hohe zeitliche Zwischenspeicherlokalisierung zwischen unabhängigen Threads mit dem gleichen oder einem ähnlichen Arbeitsspeicherzugriffsmuster beizubehalten. Eine Ausführungsform sieht eine Grafikverarbeitungseinheit vor, die eine Anweisungsausführungspipeline umfasst, die Hardwareausführungslogik und einen Thread-Dispatcher enthält, um einen Satz von Befehlen zur Ausführung zu verarbeiten und mehrere Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen, um den Satz von Befehlen auszuführen. Der Thread-Dispatcher kann ausgelegt sein, gleichzeitig eine erste Gruppe der mehreren Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen und eine Verteilung von zusätzlichen Hardwarethreads für den Satz von Befehlen zurückzuhalten, bis die erste Gruppe die Ausführung abgeschlossen hat.

公开(公告)号：ES2993741T3

公开(公告)日：2025-01-08

申请号：ES18209316

申请日：2018-11-29

Applicant: INTEL CORP

Inventor： NURVITADHI ERIKO ,  BLEIWEISS AMIT ,  MARR DEBORAH ,  WANG EUGENE ,  DWARAKAPURAM SARITHA ,  GANAPATHY SABAREESH

IPC: G06T1/20

Abstract: Se describe un aparato para facilitar el procesamiento de una matriz dispersa para datos de gráficos arbitrarios. El aparato incluye una unidad de procesamiento de gráficos que tiene una unidad de gestión de datos (DMU) que incluye un programador para programar operaciones de matriz, una lógica activa para rastrear operandos de entrada activos y una lógica de omisión para rastrear operandos de entrada no importantes que el programador debe omitir. El circuito de procesamiento está acoplado a la DMU. El circuito de procesamiento comprende una pluralidad de elementos de procesamiento que incluyen lógica para leer operandos y una unidad de multiplicación para multiplicar dos o más operandos para los datos de gráficos arbitrarios. (Traducción automática con Google Translate, sin valor legal)