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    MANAGEMENT VON PARTIELLEM SCHREIBEN IN EINER GRAFIK-ENGINEMIT MEHREREN KACHELN
    1.
    发明专利
    MANAGEMENT VON PARTIELLEM SCHREIBEN IN EINER GRAFIK-ENGINEMIT MEHREREN KACHELN 未知

    公开(公告)号：DE102020115578A1

    公开(公告)日：2020-12-31

    申请号：DE102020115578

    申请日：2020-06-12

    Applicant: INTEL CORP

    Inventor： VALERIO JAMES ,  RAY JOYDEEP ,  ASHBAUGH BEN ,  STRIRAMASSARMA LAKSHMINARAYANAN

    IPC: G06T1/60 ,  G06F12/0802

    Abstract: Hier beschriebene Ausführungsformen stellen einen Allzweckgrafikprozessor bereit, der mehrere Kacheln, wobei jede Kachel aus den mehreren Kacheln wenigstens eine Ausführungseinheit, einen lokalen Cache und eine Cache-Steuereinheit umfasst, und einen Speicher mit hoher Bandbreite, der mit den mehreren Kacheln kommunikationstechnisch gekoppelt ist, umfasst, wobei der Speicher mit hoher Bandbreite von den mehreren Kacheln gemeinsam verwendet wird. Die Cache-Steuereinheit dient zum Implementieren eines Protokolls für das Management von partiellem Schreiben zum Empfangen einer partiellen Schreiboperation, die auf eine Cache-Zeile in dem lokalen Cache gerichtet ist, wobei die partielle Schreiboperation Schreibdaten umfasst, Schreiben der Daten, die der partiellen Schreiboperation zugeordnet sind, in den lokalen Cache, wenn die Cache-Zeile in einem modifizierten Zustand ist, und Weiterleiten der Schreibdaten, die der partiellen Schreiboperation zugeordnet sind, zu dem Speicher mit hoher Bandbreite, wenn die partielle Schreiboperation einen Cache-Fehlschlag auslöst oder wenn die Cache-Zeile in einem exklusiven Zustand oder einem gemeinsam verwendeten Zustand ist. Andere Ausführungsformen weniger Merkmale und können beschrieben und beansprucht sein.

    MECHANISMUS ZUR PARTITIONIERUNG EINES GETEILTEN LOKALEN SPEICHERS
    2.
    发明专利
    MECHANISMUS ZUR PARTITIONIERUNG EINES GETEILTEN LOKALEN SPEICHERS 未知

    公开(公告)号：DE102020130880A1

    公开(公告)日：2021-08-05

    申请号：DE102020130880

    申请日：2020-11-23

    Applicant: INTEL CORP

    Inventor： RAY JOYDEEP ,  RANGANATHAN VASANTH ,  ASHBAUGH BEN ,  VALERIO JAMES

    IPC: G06F9/50 ,  G06T1/20

    Abstract: Eine Einrichtung, um Partitionierung lokalen Speichers zu erleichtern, ist offenbart. Die Einrichtung weist mehrere Ausführungseinheiten auf, um mehrere Ausführungsthreads auszuführen, einen Speicher, der gekoppelt ist, um Zugriff zwischen mehreren Ausführungseinheiten zu teilen, und Partitionierungshardware, um den Speicher zu partitionieren, der als Cache und geteilter lokaler Speicher (SLM) zu verwenden ist, wobei die Partitionierungshardware den Speicher basierend auf einer Menge der mehreren Ausführungsthreads partitioniert, die auf den aktiven Ausführungseinheiten ausgeführt sind.

    BEIBEHALTEN EINER HOHEN ZEITLICHEN ZWISCHENSPEICHERLOKALISIERUNG ZWISCHEN UNABHÄNGIGEN THREADS MIT DEM GLEICHEN ZUGRIFFSMUSTER
    4.
    发明专利
    BEIBEHALTEN EINER HOHEN ZEITLICHEN ZWISCHENSPEICHERLOKALISIERUNG ZWISCHEN UNABHÄNGIGEN THREADS MIT DEM GLEICHEN ZUGRIFFSMUSTER 未知

    公开(公告)号：DE102019108051A1

    公开(公告)日：2019-10-24

    申请号：DE102019108051

    申请日：2019-03-28

    Applicant: INTEL CORP

    Inventor： VALERIO JAMES ,  ASHBAUGH BEN ,  RAMANI PRADEEP ,  DAVID REBECCA ,  GANAPATHY SABAREESH ,  HASHEMI HASHEM

    IPC: G06T1/20

    Abstract: Hierin beschriebene Ausführungsformen stellen Techniken bereit, um eine hohe zeitliche Zwischenspeicherlokalisierung zwischen unabhängigen Threads mit dem gleichen oder einem ähnlichen Arbeitsspeicherzugriffsmuster beizubehalten. Eine Ausführungsform sieht eine Grafikverarbeitungseinheit vor, die eine Anweisungsausführungspipeline umfasst, die Hardwareausführungslogik und einen Thread-Dispatcher enthält, um einen Satz von Befehlen zur Ausführung zu verarbeiten und mehrere Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen, um den Satz von Befehlen auszuführen. Der Thread-Dispatcher kann ausgelegt sein, gleichzeitig eine erste Gruppe der mehreren Gruppen von Hardwarethreads an die Hardwareausführungslogik zu verteilen und eine Verteilung von zusätzlichen Hardwarethreads für den Satz von Befehlen zurückzuhalten, bis die erste Gruppe die Ausführung abgeschlossen hat.

    DYNAMISCHER LASTAUSGLEICH VON RECHENANLAGEN UNTER UNTERSCHIEDLICHEN RECHENKONTEXTEN
    7.
    发明专利
    DYNAMISCHER LASTAUSGLEICH VON RECHENANLAGEN UNTER UNTERSCHIEDLICHEN RECHENKONTEXTEN 未知

    公开(公告)号：DE102020106002A1

    公开(公告)日：2020-10-01

    申请号：DE102020106002

    申请日：2020-03-05

    Applicant: INTEL CORP

    Inventor： VALERIO JAMES ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  KULKARNI RAHUL A ,  APPU ABHISHEK R ,  BOLES JEFFERY S ,  NALLURI HEMA C

    IPC: G06F9/50

    Abstract: Es werden hier Beispiele beschrieben, die verwendet werden können, um Befehle aus mehreren Quellen zur Ausführung durch ein oder mehrere Segmente einer Verarbeitungsvorrichtung zuzuweisen. Beispielsweise kann eine Verarbeitungsvorrichtung in mehrere Abschnitte segmentiert sein, und jeder Abschnitt ist zugewiesen, um Befehle aus einer speziellen Quelle zu verarbeiten. In dem Fall, in dem eine einzige Quelle Befehle bereitstellt, kann die gesamte Verarbeitungsvorrichtung (alle Segmente) zugewiesen sein, um Befehle aus der einzigen Quelle zu verarbeiten. Wenn eine zweite Quelle Befehle bereitstellt, können einige Segmente zugewiesen sein, um Befehle aus der ersten Quelle zu verarbeiten, und andere Segmente können zugewiesen sein, um Befehle aus der zweiten Quelle zu verarbeiten. Dementsprechend können Befehle aus mehreren Anwendungen durch eine Verarbeitungseinheit zur gleichen Zeit ausgeführt werden.

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