公开(公告)号：WO2009120981A2

公开(公告)日：2009-10-01

申请号：PCT/US2009038596

申请日：2009-03-27

Applicant: INTEL CORP ,  SMELYANSKIY MIKHAIL ,  KUMAR SANJEEV ,  KIM DAEHYUN ,  LEE VICTOR W ,  NGUYEN ANTHONY D ,  CHEN YEN-KUANG ,  HUGHES CHRISTOPHER ,  KIM CHANGKYU ,  CHHUGANI JATIN

Inventor： SMELYANSKIY MIKHAIL ,  KUMAR SANJEEV ,  KIM DAEHYUN ,  LEE VICTOR W ,  NGUYEN ANTHONY D ,  CHEN YEN-KUANG ,  HUGHES CHRISTOPHER ,  KIM CHANGKYU ,  CHHUGANI JATIN

IPC: G06F9/38 ,  G06F9/445 ,  G06F15/80

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3885 ,  G06K9/6212 ,  G06T5/40 ,  H04N1/4074

Abstract: In one embodiment, a processor may include a vector unit to perform operations on multiple data elements responsive to a single instruction, and a control unit coupled to the vector unit to provide the data elements to the vector unit, where the control unit is to enable an atomic vector operation to be performed on at least some of the data elements responsive to a first vector instruction to be executed under a first mask and a second vector instruction to be executed under a second mask. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，处理器可以包括向量单元，用于响应于单个指令对多个数据元素执行操作;以及控制单元，耦合到向量单元，以将数据元素提供给向量单元，其中控制单元将使能 响应于在第一掩模下执行的第一向量指令和在第二掩码下执行的第二向量指令，对至少一些数据元素执行的原子向量操作。 描述和要求保护其他实施例。

公开(公告)号：DE112009000741T5

公开(公告)日：2012-01-26

申请号：DE112009000741

申请日：2009-03-27

Applicant: INTEL CORP

Inventor： SMELYANSKIY MIKHAIL ,  KUMAR SANJEEV ,  KIM DAEHYUN ,  LEE VICTOR W ,  NGUYEN ANTHONY D ,  CHEN YEN-KUANG ,  HUGHES CHRISTOPHER ,  KIM CHANGKYU ,  CHHUGANI JATIN

IPC: G06F9/38 ,  G06F9/445 ,  G06F15/80

Abstract: In einer Ausführungsform kann ein Prozessor eine Vektoreinheit zum Durchführen von Operationen auf mehreren Datenelementen als Reaktion auf einen einzelnen Befehl und eine Steuereinheit aufweisen, die an die Vektoreinheit gekoppelt ist, zum Bereitstellen der Datenelemente für die Vektoreinheit, wobei die Steuereinheit eingerichtet ist zum Ermöglichen, dass eine atomare Vektoroperation auf mindestens einigen der Datenelemente durchgeführt wird als Reaktion auf einen ersten Vektorbefehl, der gemäß einer ersten Maske ausgeführt werden soll, und einen zweiten Vektorbefehl, der gemäß einer zweiten Maske ausgeführt werden soll. Andere Ausführungsformen sind beschrieben und werden beansprucht.

公开(公告)号：DE112005002402T5

公开(公告)日：2007-08-16

申请号：DE112005002402

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： KUMAR SANJEEV ,  HUGHES CHRISTOPHER ,  KUNDU PARTHA ,  NGUYEN ANTHONY

IPC: G06F12/08

公开(公告)号：GB2479047B

公开(公告)日：2013-11-13

申请号：GB201104574

申请日：2011-03-17

Applicant: INTEL CORP

Inventor： CHHUGANI JATIN ,  CATANZARO BRYAN ,  KUMAR SANJEEV ,  KIM CHANGKYU ,  SATISH NADATHUR RAJAGOPALAN

IPC: G06T15/00 ,  G06T1/20 ,  G06T17/00

Abstract: A method of decreasing a total computation time for a visual simulation loop includes sharing a common data structure across each phase of the visual simulation loop by adapting the common data structure to a requirement for each particular phase prior to performing a computation for that particular phase.

公开(公告)号：DE102011014977A1

公开(公告)日：2011-10-27

申请号：DE102011014977

申请日：2011-03-24

Applicant: INTEL CORP

Inventor： CHHUGANI JATIN ,  CATANZARO BRYAN ,  KUMAR SANJEEV ,  KIM CHANGKYU

IPC: G06T15/00 ,  G06F17/30 ,  G06T1/60

Abstract: Ein Verfahren, um eine gesamte Rechenzeit für eine visuelle Simulationsschleife zu verringern, beinhaltet die gemeinsame Benutzung einer gemeinsamen Datenstruktur über jede Phase der visuellen Simulationsschleife durch die Anpassung der gemeinsamen Datenstruktur an eine Anforderung für jede spezielle Phase vor dem Ausführen einer Berechnung für diese spezielle Phase.

公开(公告)号：DE112005002402B4

公开(公告)日：2020-11-05

申请号：DE112005002402

申请日：2005-09-21

Applicant: INTEL CORP

Inventor： KUMAR SANJEEV ,  HUGHES CHRISTOPHER ,  KUNDU PARTHA ,  NGUYEN ANTHONY

IPC: G06F12/08 ,  G06F9/30 ,  G06F9/46 ,  G06F13/00

Abstract: Verfahren, umfassend:Auswählen (404) unter Modi, umfassend einen Hardware-Modus und einen Software-Modus, den Hardware-Modus um transaktionale Speicherzugriffe zu implementieren, einschließlich eines Erfassens einer Orphan-Transaktion, wobei die Orphan-Transaktion eine nichtfestgeschriebene Transaktion umfasst, die geeignet ist, einen Speicher oder ein entsprechendes Softwareprogramm zu korrumpieren, wobei der Hardware-Modus einen Transaktionscache eines Prozessors verwendet, wobei der Software-Modus einen regulären Cache des Prozessors verwendet; undAufrufen (424) über den Hardware-Modus unter Verwendung des Transaktionscaches einer Orphan-Transaktionsausnahme anstelle eines Transaktionsvalidierungsbefehls, um einem Thread asynchron die Erfassung der Orphan-Transaktion mitzuteilen, wobei die Mitteilung die Orphan-Transaktion daran hindert den Speicher oder das entsprechende Softwareprogramm zu korrumpieren.

公开(公告)号：GB2479047A

公开(公告)日：2011-09-28

申请号：GB201104574

申请日：2011-03-17

Applicant: INTEL CORP

Inventor： CHHUGANI JATIN ,  CATANZARO BRYAN ,  KUMAR SANJEEV ,  KIM CHANGKYU ,  SATISH NADATHUR RAJAGOPALAN

IPC: G06T15/00 ,  G06T1/20

Abstract: A method for handling data structures for visual simulation loops to facilitate graphics rendering in a virtual scene includes the steps of building a data structure for a first phase/stage of the loop, performing a 1stphase computation using said data structure, adapting (414) the data structure for a second phase of the loop and performing (413) a 2ndphase computation using the adapted data structure. The method enables a common data structure to be shared (410) for all phases/stages of a visual simulation loop wherein the data structure may be adapted/optimized as required for a particular computational phase. The data structure may comprise akd-tree, a bounding volume hierarchy (BVH) or a bounding interval hierarchy (BIH). By using and selectively adapting a common data structure, the total computational time required for the visual simulation loop may be reduced.