公开(公告)号：JP2014099194A

公开(公告)日：2014-05-29

申请号：JP2014001279

申请日：2014-01-07

Applicant: Intel Corp ,  インテル コーポレイション

Inventor： MIKHAIL SMELYANSKIY ,  SANJEEV KUMAR ,  KIM DAEHYUN ,  LEE VICTOR W ,  ANTHONY D NGUYEN ,  CHEN YEN-KUANG ,  CHRISTOPHER HUGHES ,  KIM CHANGKYU ,  JATIN CHHUGANI

IPC: G06F9/30 ,  G06F7/00 ,  G06F9/38 ,  G06F15/80

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3885 ,  G06K9/6212 ,  G06T5/40 ,  H04N1/4074

Abstract: PROBLEM TO BE SOLVED: To provide vector instructions to enable efficient synchronization and parallel reduction operations.SOLUTION: In one embodiment, a processor may include: a vector unit to perform operations on multiple data elements in response to a single instruction; and a control unit coupled to the vector unit to provide the data elements to the vector unit. The control unit enables an atomic SIMD operation to be performed on at least some of the data elements in response to a first vector instruction to be executed under a first mask and a second vector instruction to be executed under a second mask. Other embodiments are described and claimed.

Abstract translation: 要解决的问题：提供矢量指令以实现有效的同步和并行减少操作。解决方案：在一个实施例中，处理器可以包括：向量单元，用于响应于单个指令对多个数据元素执行操作; 以及耦合到所述向量单元以向所述向量单元提供所述数据元素的控制单元。 控制单元使得能够响应于要在第一掩码下执行的第一向量指令和在第二掩码下执行的第二向量指令，对至少一些数据元素执行原子SIMD操作。 描述和要求保护其他实施例。

公开(公告)号：JP2013225318A

公开(公告)日：2013-10-31

申请号：JP2013112958

申请日：2013-05-29

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SMELYANSKIY MIKHAIL ,  CHEN YEN-KUANG ,  LEE VICTOR W ,  DASIKA GANESH S ,  GONZALEZ JOSE ,  KIM CHANGKYU ,  CHHUGANI JATIN ,  GAGO JULIO ,  GALAN SANTIAGO ,  DEL BARRIO VICTOR MOYA

IPC: G06T15/04

CPC classification number: G06T15/04 ,  G06T7/60 ,  G06T11/001 ,  G06T15/005

Abstract: PROBLEM TO BE SOLVED: To provide a texture unit that optimizes texture filtering.SOLUTION: The efficiency of communication between a processor core and a texture unit may be improved by reducing the computational overhead caused by the core in encoding groups of pixels to be textured. A region or group of pixels may be textured as a unit, using a range specifier and one or more anchor pixels to define the group. In some embodiments, processing efficiency of grouped pixels is improved.

Abstract translation: 要解决的问题：提供优化纹理过滤的纹理单元。解决方案：通过减少由编码要纹理化的像素组中的核心引起的计算开销，可以提高处理器核心和纹理单元之间的通信效率。 可以使用范围说明符和一个或多个定位像素来定义区域或一组像素作为单元进行纹理化。 在一些实施例中，改进了分组像素的处理效率。

公开(公告)号：JP2011134317A

公开(公告)日：2011-07-07

申请号：JP2010268453

申请日：2010-12-01

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： SMELYANSKIY MIKHAIL ,  CHEN YEN-KUANG ,  LEE VICTOR W ,  DASIKA GANESH S ,  GONZALEZ JOSE ,  KIM CHANGKYU ,  CHHUGANI JATIN ,  GAGO JULIO ,  GALAN SANTIAGO ,  DEL BARRIO VICTOR MOYA

IPC: G06T15/04

CPC classification number: G06T15/04 ,  G06T7/60 ,  G06T11/001 ,  G06T15/005

Abstract: PROBLEM TO BE SOLVED: To provide a texture unit that optimizes texture filtering and performs texture filtering faster than a general purpose processor. SOLUTION: A region or group of pixels may be textured as a unit, using a range specifier and one or more anchor pixels to define the group. Processing grouped pixels improves efficiency. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供优化纹理过滤并且比通用处理器更快地执行纹理过滤的纹理单元。 解决方案：可以使用范围说明符和一个或多个锚点像素来定义区域或一组像素作为单元进行纹理化。 处理分组的像素可提高效率。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：WO2012135494A3

公开(公告)日：2012-12-27

申请号：PCT/US2012031202

申请日：2012-03-29

Applicant: INTEL CORP ,  SAN ADRIAN JESUS CORBAL ,  SANS ROGER ESPASA ,  GIRKAR MILIND BABURAO ,  WU LISA K ,  BRADFORD DENNIS R ,  LEE VICTOR W

Inventor： SAN ADRIAN JESUS CORBAL ,  SANS ROGER ESPASA ,  GIRKAR MILIND BABURAO ,  WU LISA K ,  BRADFORD DENNIS R ,  LEE VICTOR W

IPC: G06F9/06 ,  G06F9/30

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30192

Abstract: Embodiments of systems, apparatuses, and methods for performing an align instruction in a computer processor are described. In some embodiments, the execution of an align instruction causes the selective storage of data elements of two concatenated sources to be stored in a destination.

Abstract translation: 描述了用于在计算机处理器中执行对准指令的系统，装置和方法的实施例。 在一些实施例中，对齐指令的执行导致将两个连接的源的数据元素的选择性存储存储在目的地中。

公开(公告)号：WO2012087583A3

公开(公告)日：2012-09-27

申请号：PCT/US2011063836

申请日：2011-12-07

Applicant: INTEL CORP ,  SMELYANSKIY MIKHAIL ,  CHEN YEN-KUANG ,  KIM DAEHYUN ,  HUGHES CHRISTOPHER J ,  LEE VICTOR W

Inventor： SMELYANSKIY MIKHAIL ,  CHEN YEN-KUANG ,  KIM DAEHYUN ,  HUGHES CHRISTOPHER J ,  LEE VICTOR W

IPC: G06F13/16 ,  G06F15/80

CPC classification number: G06F9/3887 ,  G06F9/345

Abstract: A system and method are configured to detect conflicts when converting scalar processes to parallel processes ("SIMDifying"). Conflicts may be detected for an unordered single index, an ordered single index and/or ordered pairs of indices. Conflicts may be further detected for read-after-write dependencies. Conflict detection is configured to identify operations (i.e., iterations) in a sequence of iterations that may not be done in parallel.

Abstract translation: 将系统和方法配置为在将标量过程转换为并行进程（“SIMDifying”）时检测冲突。 可以针对无序单索引，有序单索引和/或有序索引对检测冲突。 读写依赖关系可能会进一步检测到冲突。 冲突检测被配置为识别可能不并行完成的迭代序列中的操作（即迭代）。

公开(公告)号：GB2503827A

公开(公告)日：2014-01-08

申请号：GB201317058

申请日：2011-12-09

Applicant: INTEL CORP

Inventor： ADRIAN JESUS CORBAL SAN ,  SANS ROGER ESPASA ,  VALENTINE ROBERT C ,  DURAN SANTIAGO GALAN ,  WIEDEMEIR JEFFREY G ,  SAMUDRALA SRIDHAR ,  GIRKAR MILIND BABURAO ,  FORSYTH ANDREW THOMAS ,  LEE VICTOR W

IPC: G06F9/30 ,  G06F9/305

Abstract: Embodiments of systems, apparatuses, and methods for performing an expand and/or compress instruction in a computer processor are described. In some embodiments, the execution of an expand instruction causes the selection of elements from a source that are to be sparsely stored in a destination based on values of the writemask and store each selected data element of the source as a sparse data element into a destination location, wherein the destination locations correspond to each writemask bit position that indicates that the corresponding data element of the source is to be stored.

公开(公告)号：DE102010053969A1

公开(公告)日：2011-07-14

申请号：DE102010053969

申请日：2010-12-09

Applicant: INTEL CORP

Inventor： SMELYANSKIY MIKHAIL ,  CHEN YEN-KUANG ,  LEE VICTOR W ,  DASIKA GANESH S ,  GONZALEZ JOSE ,  KIM CHANGKYU ,  CHHUGANI JATIN ,  GAGO JULIO ,  GALAN SANTIAGO ,  MOYA DEL BARRIO VICTOR

IPC: G06T15/04 ,  G06T1/60

Abstract: Ein Bereich oder eine Gruppe von Pixeln kann unter Verwendung eines Bereichsspezifikators und einem oder mehr Ankerpixeln als eine Einheit texturiert werden, um die Gruppe zu definieren. Bei einigen Ausführungsformen verbessert das Verarbeiten von gruppierten Pixeln die Effizienz.

公开(公告)号：WO2012006020A3

公开(公告)日：2012-04-05

申请号：PCT/US2011042020

申请日：2011-06-27

Applicant: INTEL CORP ,  STRACOVSKY HENRY ,  ESPIG MICHAEL ,  LEE VICTOR W ,  KIM DAEHYUN

Inventor： STRACOVSKY HENRY ,  ESPIG MICHAEL ,  LEE VICTOR W ,  KIM DAEHYUN

IPC: G06F12/16 ,  G06F11/10 ,  G06F12/00

CPC classification number: G06F11/1012 ,  H03M7/30 ,  H03M13/6312 ,  H03M13/6505 ,  H03M13/6566

Abstract: Methods and apparatuses for error correction. A N-bit block data to be stored in a memory device is received. The memory device does not perform any error correction code (ECC) algorithm nor provide designated error correction code storage for the N-bit block of data. Data compression is applied to the N-bit data to compress the block of data to generate a M-bit compressed block of data. A K-bit ECC is computed for the M-bit compressed data, wherein M+K is less than or equal to N. The M-bit compressed data and the K-bit ECC are stored together in the memory device.

Abstract translation: 用于纠错的方法和装置。 接收要存储在存储器设备中的N位块数据。 存储设备不执行任何纠错码（ECC）算法，也不为N位数据块提供指定的纠错码存储。 数据压缩应用于N位数据以压缩数据块以生成M位压缩的数据块。 针对M位压缩数据计算K位ECC，其中M + K小于或等于N.M位压缩数据和K位ECC一起存储在存储器件中。

公开(公告)号：WO2009120981A2

公开(公告)日：2009-10-01

申请号：PCT/US2009038596

申请日：2009-03-27

Applicant: INTEL CORP ,  SMELYANSKIY MIKHAIL ,  KUMAR SANJEEV ,  KIM DAEHYUN ,  LEE VICTOR W ,  NGUYEN ANTHONY D ,  CHEN YEN-KUANG ,  HUGHES CHRISTOPHER ,  KIM CHANGKYU ,  CHHUGANI JATIN

Inventor： SMELYANSKIY MIKHAIL ,  KUMAR SANJEEV ,  KIM DAEHYUN ,  LEE VICTOR W ,  NGUYEN ANTHONY D ,  CHEN YEN-KUANG ,  HUGHES CHRISTOPHER ,  KIM CHANGKYU ,  CHHUGANI JATIN

IPC: G06F9/38 ,  G06F9/445 ,  G06F15/80

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30087 ,  G06F9/3834 ,  G06F9/3885 ,  G06K9/6212 ,  G06T5/40 ,  H04N1/4074

Abstract: In one embodiment, a processor may include a vector unit to perform operations on multiple data elements responsive to a single instruction, and a control unit coupled to the vector unit to provide the data elements to the vector unit, where the control unit is to enable an atomic vector operation to be performed on at least some of the data elements responsive to a first vector instruction to be executed under a first mask and a second vector instruction to be executed under a second mask. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，处理器可以包括向量单元，用于响应于单个指令对多个数据元素执行操作;以及控制单元，耦合到向量单元，以将数据元素提供给向量单元，其中控制单元将使能 响应于在第一掩模下执行的第一向量指令和在第二掩码下执行的第二向量指令，对至少一些数据元素执行的原子向量操作。 描述和要求保护其他实施例。

公开(公告)号：DE112012001542T5

公开(公告)日：2014-02-20

申请号：DE112012001542

申请日：2012-03-29

Applicant: INTEL CORP

Inventor： SANS ROGER ESPASA ,  GIRKAR MILIND BABURAO ,  BRADFORD DENNIS R ,  LEE VICTOR W ,  SAN ADRIAN JESUS CORBAL ,  WU LISA K

IPC: G06F9/06 ,  G06F9/30

Abstract: Ausführungsbeispiele von Systemen, Vorrichtungen und Verfahren zum Ausführen eines Ausrichtungsbefehls in einem Computerprozessor werden beschreiben. In einigen Ausführungsbeispielen bewirkt das Ausführen des Ausrichtungsbefehls ein selektives Speichern von Datenelementen von zwei verknüpften Quellen, die in ein Ziel zu speichern sind.