公开(公告)号：DE102018129116A1

公开(公告)日：2019-06-27

申请号：DE102018129116

申请日：2018-11-20

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  MADDURI VENKATESWARA

IPC: G06F9/30

Abstract: Einrichtung und Verfahren zum Durchführen von Rechtsverschiebeoperationen für gepackte Vierwortdaten. Beispielsweise umfasst eine Ausführungsform eines Prozessors: einen Dekodierer zum Dekodieren eines Rechtsverschiebungsbefehls, um einen dekodierten Rechtsverschiebungsbefehl zu generieren; ein erstes Quellregister zum Speichern von mehreren gepackten Vierwort-Datenelementen, wobei jedes der gepackten Vierwort-Datenelemente ein Vorzeichenbit aufweist; Ausführungsschaltungen zum Ausführen des dekodierten Rechtsverschiebungsbefehls, wobei die Ausführungsschaltungen Verschiebungsschaltungen mit Vorzeichenerhaltungslogik umfassen, um ein erstes und ein zweites gepacktes Vierwort-Datenelement von einer ersten bzw. zweiten Position für gepackte Vierwort-Datenelemente im ersten Quellregister um einen Betrag, der in einem Direktoperandenwert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, nach rechts zu verschieben, wobei das Rechtsverschieben ein erstes und ein zweites rechtsverschobenes Vierwort generieren soll, wobei die Vorzeichenerhaltungslogik das Vorzeichenbit an allen Bitpositionen einschieben soll, die durch das Rechtsverschieben des ersten und des zweiten Vierworts freigelegt werden; wobei die Ausführungsschaltungen eine Auswahl von 16 höchstwertigen Bits des ersten und des zweiten rechtsverschobenen Vierworts, einschließlich des Vorzeichenbits, bewirken sollen, die in 16 niedrigstwertige Bitregionen von ersten bzw. zweiten Vierwort-Datenelementpositionen eines Zielregisters geschrieben werden sollen.

公开(公告)号：DE102018006736A1

公开(公告)日：2019-04-04

申请号：DE102018006736

申请日：2018-08-24

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  YANG BINWEI

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen einer Transformation bei komplexen Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten echten und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten echten und imaginären Datenelementen; ein drittes Quellregister zum Speichern einer dritten Vielzahl von gepackten echten und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von echten und imaginären Datenelementen in den ersten und zweiten Quellregistern, um basierend auf einem unmittelbaren Element des ersten Befehls zu multiplizieren, wobei die Multipliziererschaltung erste gepackte Datenelemente aus dem ersten Quellregister mit zweiten gepackten Datenelementen aus dem zweiten Quellregister gemäß dem unmittelbaren Element multipliziert, um eine Vielzahl von echten und imaginären Produkten zu erzeugen, eine Addiererschaltung zum Auswählen von echten und imaginären Datenelementen in dem dritten Quellregister basierend auf dem unmittelbaren Element, wobei die Addiererschaltung ausgewählte echte und imaginäre Werte von den echten und imaginären Produkten addiert und subtrahiert, um erste echte und imaginäre Ergebnisse zu erzeugen; eine Skalierungs-, Rundungs- und/oder Sättigungsschaltung zum Skalieren, Runden und/oder Sättigen der ersten echten und imaginären Ergebnisse, um echte und imaginäre Enddatenelemente zu erzeugen; und ein Zielregister zum Speichern der echten und imaginären Enddatenelemente in vorgegebenen Datenelementpositionen.

公开(公告)号：DE102018006710A1

公开(公告)日：2019-04-04

申请号：DE102018006710

申请日：2018-08-24

Applicant: INTEL CORP

Inventor： VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  YANG BINWEI

IPC: G06F7/44

Abstract: Einrichtung und Verfahren zum Durchführen einer Transformation an komplexen Daten. Beispielsweise umfasst eine Ausführungsform eines Prozessors: eine Multipliziererschaltung, um gepackte reelle N-Bit-Datenelemente im ersten Quellregister mit gepackten reellen M-Bit-Datenelementen im zweiten Quellregister zu multiplizieren und gepackte imaginäre N-Bit-Datenelemente im ersten Quellregister mit gepackten imaginären M-Bit-Datenelementen im zweiten Quellregister zu multiplizieren, um wenigstens vier reelle Produkte zu erzeugen, eine Addiererschaltung, um ein erstes ausgewähltes reelles Produkt von einem zweiten ausgewählten reellen Produkt zu subtrahieren, um ein erstes temporäres Ergebnis zu erzeugen, und ein drittes ausgewähltes reelles Produkt von einem vierten ausgewählten reellen Produkt zu subtrahieren, um ein zweites temporäres Ergebnis zu erzeugen, wobei die Addiererschaltung das erste temporäre Ergebnis zu einem ersten gepackten N-Bit-Datenelement aus dem dritten Quellregister addiert, um ein erstes vorskaliertes Ergebnis zu erzeugen, das erste temporäre Ergebnis von dem ersten gepackten N-Bit-Datenelement subtrahiert, um ein zweites vorskaliertes Ergebnis zu erzeugen, das zweite temporäre Ergebnis zu einem zweiten gepackten N-Bit-Datenelement aus dem dritten Quellregister addiert, um ein drittes vorskaliertes Ergebnis zu erzeugen, und das zweite temporäre Ergebnis von dem zweiten gepackten N-Bit-Datenelement subtrahiert, um ein viertes vorskaliertes Ergebnis zu erzeugen; eine Skalierungsschaltung, um das erste, zweite, dritte und vierte vorskalierte Ergebnis auf eine angegebene Bitbreite zu skalieren, um ein erstes, zweites, drittes und viertes Endergebnis zu erzeugen; und ein Zielregister, um das erste, zweite, dritte und vierte Endergebnis an angegebenen Datenelementorten zu speichern.

公开(公告)号：DE102018005976A1

公开(公告)日：2019-04-04

申请号：DE102018005976

申请日：2018-07-27

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CORBAL JESUS ,  CHARNEY MARK J

IPC: G06F9/38

Abstract: Ausführungsformen von Systemen, Vorrichtungen und Verfahren zur Multiplikation und Akkumulation von vorzeichenbehafteten Datenwerten in einem Prozessor sind beschrieben. Zum Beispiel führt die Ausführungsschaltung einen decodierten Befehl aus, um ausgewählte vorzeichenbehaftete Datenwerte aus einer Mehrzahl von Positionen von gepackten Datenelementen in einem ersten und einem zweiten Quelloperanden für gepackte Daten zu multiplizieren, um eine Mehrzahl erster vorzeichenbehafteter Ergebniswerte zu erzeugen, die Mehrzahl erster vorzeichenbehafteter Ergebniswerte zu summieren, um einen oder mehrere zweite vorzeichenbehaftete Ergebniswerte erzeugen, den einen oder die mehreren vorzeichenbehafteten Ergebniswerte mit einem oder mehreren Datenwerten von einem Zieloperanden zu akkumulieren, um einen oder mehrere dritte vorzeichenbehafteter Ergebniswerte zu erzeugen, und den einen oder die mehreren vorzeichenbehafteten Ergebniswerte in einer oder mehreren Positionen für gepackte Datenelemente im Zieloperanden zu speichern.

公开(公告)号：DE102018005908A1

公开(公告)日：2019-04-04

申请号：DE102018005908

申请日：2018-07-26

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  CORBAL JESUS ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  YANG BINWEI

IPC: G06F9/30

Abstract: Eine Einrichtung und ein Verfahren zum Multiplizieren von gepackten reellen und imaginären Komponenten von komplexen Zahlen. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: einen Decoder zum Decodieren eines ersten Befehls zum Erzeugen eines decodierten Befehls; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten reellen und imaginären Datenelementen; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten reellen und imaginären Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Befehls, die Ausführungsschaltung umfassend: eine Multipliziererschaltung zum Auswählen von reellen und imaginären Datenelementen im ersten Quellregister und zweiten Quellregister zum Multiplizieren, wobei die Multipliziererschaltung jedes ausgewählte imaginäre Datenelement im ersten Quellregister mit einem ausgewählten reellen Datenelement im zweiten Quellregister multipliziert, und zum Multiplizieren jedes ausgewählten reellen Datenelements im ersten Quellregister mit einem ausgewählten imaginären Datenelement im zweiten Quellregister zum Erzeugen einer Vielzahl von imaginären Produkten, eine Addiererschaltung zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines ersten temporären Ergebnisses und zum Addieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten zum Erzeugen eines zweiten temporären Ergebnisses; eine Akkumulationsschaltung zum Kombinieren des ersten temporären Ergebnisses mit ersten Daten aus einem Zielregister zum Erzeugen eines ersten Endergebnisses und zum Kombinieren des zweiten temporären Ergebnisses mit zweiten Daten aus dem Zielregister zum Erzeugen eines zweiten Endergebnisses und zum Speichern des ersten Endergebnisses und des zweiten Endergebnisses zurück in das Zielregister.

公开(公告)号：DE102018131484A1

公开(公告)日：2019-06-27

申请号：DE102018131484

申请日：2018-12-10

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS ,  MADDURI VENKATESWARA

IPC: G06F9/38

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von vorzeichenbehafteter Multiplikation von gepackten vorzeichenbehafteten Doppelwörtern und Akkumulation mit einem vorzeichenbehafteten Quadrupelwort. Zum Beispiel umfasst eine Ausführungsform eines Prozessors Folgendes: ein erstes Quellregister zum Speichern von mehreren gepackten vorzeichenbehafteten Doppelwort-Datenelementen; ein zweites Quellregister zum Speichern von mehreren gepackten vorzeichenbehafteten Doppelwort-Datenelementen; ein drittes Quellregister zum Speichern von mehreren gepackten vorzeichenbehafteten Quadrupelwort-Datenelementen; eine Ausführungsschaltungsanordnung zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung zum Multiplizieren eines ersten und zweiten gepackten vorzeichenbehafteten Doppelwort-Datenelements aus dem ersten Quellregister mit einem dritten bzw. vierten gepackten vorzeichenbehafteten Doppelwort-Datenelement aus dem zweiten Quellregister, um ein erstes und zweites temporäres vorzeichenbehaftetes Quadrupelwortprodukt zu erzeugen, wobei die Multipliziererschaltungsanordnung dazu dient, ein erstes, zweites, drittes und viertes vorzeichenbehaftetes Doppelwort-Datenelement auf Basis des Opcodes des Befehls auszuwählen;eine Akkumulationsschaltungsanordnung zum Kombinieren des ersten temporären vorzeichenbehafteten Quadrupelwortprodukts mit einem ersten gepackten vorzeichenbehafteten Quadrupelwortwert, der aus dem dritten Quellregister gelesen wird, um ein erstes akkumuliertes vorzeichenbehaftetes Quadrupelwortergebnis zu erzeugen, und Kombinieren des zweiten temporären vorzeichenbehafteten Quadrupelwortprodukts mit einem zweiten gepackten vorzeichenbehafteten

公开(公告)号：DE102018129291A1

公开(公告)日：2019-06-27

申请号：DE102018129291

申请日：2018-11-21

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS ,  MADDURI VENKATESWARA ,  YANG BINWEI

IPC: G06F9/30

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Addition vorzeichenbehafteter gepackter Datenwerte unter Verwendung von Drehung und Halbierung. Zum Beispiel umfasst eine Ausführungsform eines Prozessors einen Decoder zum Decodieren eines Befehls zur Erzeugung eines decodierten Befehls, wobei der Befehl einen Opcode, ein Immediate und Operanden umfasst, die eine Vielzahl gepackter Datenquellregister und ein gepacktes Datenzielregister identifizieren, ein erstes Quellregister zum Speichern einer ersten Vielzahl gepackter vorzeichenbehafteter Wörter; ein zweites Quellregister zum Speichern einer zweiten Vielzahl gepackter vorzeichenbehafteter Wörter; Ausführungsschaltkreise zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltkreise Folgendes umfassen: Addiererschaltkreise zum Addieren jedes gepackten vorzeichenbehafteten Worts aus dem ersten Quellregister mit einem ausgewählten gepackten vorzeichenbehafteten Wort aus dem zweiten Quellregister zur Erzeugung einer Vielzahl vorzeichenbehafteter Wortergebnisse, wobei die Addiererschaltkreise jedes gepackte vorzeichenbehaftete Wort aus dem zweiten Quellregister gemäß einem Drehungswert in dem Immediate des Befehls auswählen, wobei der Drehungswert einen Grad an Drehung angibt, der auf die gepackten vorzeichenbehafteten Wörter in dem zweiten Quellregister anzuwenden ist, bevor die Addiererschaltkreise das Addieren durchführen; und ein Zielregister zum Speichern der Vielzahl vorzeichenbehafteter Wortergebnisse an spezifizierten Datenelementorten des Zielregisters.

公开(公告)号：DE102018129263A1

公开(公告)日：2019-06-27

申请号：DE102018129263

申请日：2018-11-21

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  CORBAL JESUS ,  MADDURI VENKATESWARA

IPC: G06F9/30

Abstract: Eine Vorrichtung und ein Verfahren zum Durchführen von Multiplikation, Summierung, Negation, Vorzeichenerweiterung und Akkumulation mit gepackten Bytes. Beispielsweise umfasst eine Ausführungsform eines Prozessors das Folgende: einen Decodierer zum Decodieren eines Befehls, um einen decodierten Befehl zu generieren, wobei der Befehl einen Opcode und mehrere Operanden beinhaltet, die mehrere gepackte Datenquellregister und ein gepacktes Datenzielregister identifizieren; ein erstes Quellregister zum Speichern einer ersten Vielzahl von gepackten vorzeichenbehafteten Bytes; ein zweites Quellregister zum Speichern einer zweiten Vielzahl von gepackten vorzeichenbehafteten Bytes; Ausführungsschaltungsanordnung zum Ausführen des decodierten Befehls, wobei die Ausführungsschaltungsanordnung Folgendes umfasst: eine Multipliziererschaltungsanordnung zum Multiplizieren jedes gepackten vorzeichenbehafteten Bytes aus dem ersten Quellregister mit einem entsprechenden gepackten vorzeichenbehafteten Byte aus dem zweiten Quellregister, um mehrere temporäre Produkte zu generieren, eine Addiererschaltungsanordnung zum Addieren mehrerer Sätze der temporären Produkte, um mehrere temporäre Summen zu generieren; eine Negations- und Erweiterungsschaltungsanordnung zum Negieren und Erweitern von jeder der temporären Summen zu Doppelwortsummen; und eine Akkumulationsschaltungsanordnung zum Addieren von jeder der Doppelwortsummen zu einem Doppelwort aus einem dritten Quellregister, um endgültige Doppelwortergebnisse zu generieren; und ein gepacktes Datenzielregister zum Speichern der endgültigen Doppelwortergebnisse an spezifizierten Datenelementorten.

公开(公告)号：DE102018129120A1

公开(公告)日：2019-06-27

申请号：DE102018129120

申请日：2018-11-20

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK ,  MADDURI VENKATESWARA

IPC: G06F9/30

Abstract: Die Erfindung betrifft einen Prozessor zum Ausführen von Rechtsverschiebungsoperationen an gepackten Quadwortdaten. Der Prozessor decodiert und speichert mehrere gepackte Quadwort-Datenelemente in einem ersten Quellregisters, wobei jedes der gepackten Quadwort-Datenelemente ein Vorzeichenbit enthält. Er führt einen decodierten Linksverschiebungsbefehl aus, um die gepackten Quadwort-Datenelemente von ihrer jeweiligen Stelle in dem ersten Quellregister um einen Betrag, der in einem Sofortwert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, nach links zu verschieben. In die durch die Linksverschiebung der gepackten Quadwort-Datenelemente freigelegten Bitpositionen werden Nullen geschrieben; und es wird eine Kopie des Vorzeichenbits aufrechterhalten. Die 32 höchstwertigen Bits der nach links verschobenen Quadworte einschließlich des Vorzeichenbits werden in die 32 niedrigstwertigen Bitbereiche der Stellen des jeweiligen Quadwort-Datenelements eines Zielregisters geschrieben, wobei das Vorzeichenbit in die höchstwertige Bitposition jedes der 32 niedrigstwertigen Bitbereiche geschrieben wird.

公开(公告)号：DE102018006799A1

公开(公告)日：2019-04-04

申请号：DE102018006799

申请日：2018-08-28

Applicant: INTEL CORP

Inventor： MADDURI VENKATESWARA ,  OULD-AHMED-VALL ELMOUSTAPHA ,  VALENTINE ROBERT ,  CHARNEY MARK J ,  CORBAL JESUS

IPC: G06F9/302

Abstract: Eine Einrichtung und ein Verfahren zum Durchführen von Linksverschiebungsoperationen bei gepackten Quadword-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer zum Decodieren eines Linksverschiebungsbefehls zum Erzeugen eines decodierten Linksverschiebungsbefehls; ein erstes Quellregister zum Speichern von mehreren gepackten Quadword-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Linksverschiebungsbefehls, wobei die Ausführungsschaltung eine Verschiebungsschaltung zum Linksverschieben mindestens von ersten und zweiten gepackten Quadword-Datenelementen jeweils von ersten und zweiten gepackten Quadword-Datenelementorten in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, zum Erzeugen von ersten und zweiten nach links verschobenen Quadwords umfasst; wobei die Ausführungsschaltung die Auswahl von 16 höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords veranlasst, die in die 16 niederwertigsten Bit-Regionen von jeweils ersten und zweiten Quadword-Datenelementorten eines Zielregisters zu schreiben sind; und das Zielregister die spezifizierte Gruppe der 16 höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords speichert.